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41.
为提高DDR3控制器访存效率,设计了基于DDR3存储器预取访问数据长度的数据缓冲机制,将访存请求分为三种基本类型并分别排队处理,降低数据丢弃和实际动态随机访问存储器访问发生次数。针对图像和视频类应用程序的实验结果表明,相对于传统先到先服务的DDR3访存控制器,该机制取得了平均21.3%、最好51.3%的性能提升,硬件开销在可接受范围内。  相似文献   
42.
遥感图像自动配准的串行与并行策略研究   总被引:1,自引:1,他引:1       下载免费PDF全文
面对数据量呈指数增长的全球遥感图像,研究快速、有效、高精度的自动图像配准算法成为遥感领域迫切需要解决的问题。综述了遥感图像自动配准算法的研究现状和关键技术,且从新的角度分类总结了已有算法的特点及适用情况,并给出了综合的解决方案;同时研究并提出了三种新的并行策略,获得了较好的实验结论。由于算法采用粗粒度的数据并行方法,因此可扩展性和可移植性较好,无论在理论上还是在实践上都能为实际的遥感应用提供有益的指导和借鉴。最后提出了有待进一步研究的问题。  相似文献   
43.
介绍了作者研制的一种用于半导体制造设备上的x-y并联执行机构。通过增加一个冗余运动链 ,使得该机构在工作空间内没有奇异点。该机构的最大特点是可以大大减少现有机构的体积 ,并具有较高的刚度 ,可以在高速运动条件下具有较高的运动精度和跟踪性能。实验结果表明 ,该系统的轨迹跟踪误差均低于 0 5mm。  相似文献   
44.
大容量储能发电机作为脉冲电源,整流后通过逆变器向大功率脉冲负载供电。采用储能发电机直流侧并联方式工作,可以有效提高系统带载能力与可靠性。当并联运行的储能发电机转速不同时,根据转速合理分配电机释放功率可以有效提高系统工作效能,因此需要设计一种具有功率调节功能的励磁控制算法。在电压、电流双闭环控制的基础上,引入功率前馈控制,推导并求解了前馈功率与励磁电流关系以及控制参数,并根据电机初始转速设计了功率分配算法。仿真试验结果表明,功率前馈控制在励磁控制过程中起主导作用,有效分配储能电机释放功率大小,提高了励磁电流响应速度,抑制了负载功率扰动对励磁控制系统的影响。  相似文献   
45.
基于YH-F2 系统的一般算术表达式的并行成分识别   总被引:2,自引:0,他引:2       下载免费PDF全文
本文深入研究了基于YH-F2系统的算术表达式的并行计算特点,提出了嵌套层次树的概念和相应的计算模式。这种模式充分利用了YH-F2系统的并行计算能力,完满地解决了基于YH-F2的算术表达式的并行编译问题  相似文献   
46.
空时自适应处理(STAP)权值计算有数据域和均方域两种方法,分别以QR分解和样本协方差矩阵求逆(SMI)方法为代表.QR分解方法可以映射到脉动阵上并行实现,但实现复杂且设计成本较高;SMI方法实现则相对简单,但需要对样本协方差矩阵直接求逆.首先考察了不同矩阵求逆方法的内在并行性,基于DSP支持的片内并行技术,提出并实现了SMI方法的单DSP分块并行处理,进一步给出了数值稳定性分析和改善方法,实验结果证明了方法的有效性.  相似文献   
47.
本文介绍了巨型机通用数学库软件的概念和意义,指出了巨型机数学软件开发的技术途径与发展趋势,讨论了并行算法在其中的关键性作用,结合实例分析了巨型机通用数学库软件研制中的并行算法设计与实现。  相似文献   
48.
本文把长为N=N_1N_2(N_1为奇数)的离散Hartley变换(DHT)分解成N_1个长N_2的DHT及一些附加运算,附加运算也可以变成N_2个长N_1的DHT。由此得到计算它的一种MIMD并行算法,若用N_1台处理机并行计算,只需(?)个乘法步和(?)个加法步,这里M(N_2)和A(N_2)分别表示计算一个长N_2的DHT所需的乘法数及加法数。并行机的有效利用率接近于1。  相似文献   
49.
针对国防科技大学自主研发的异构多核数字信号处理(digital signal processing, DSP)芯片的特征以及卷积算法自身特点,提出了一种面向多核DSP架构的高性能多核并行卷积实现方案。针对1×1卷积提出了特征图级多核并行方案;针对卷积核大于1的卷积提出了窗口级多核并行优化设计,同时提出了逐元素向量化计算的核内并行优化实现。实验结果表明,所提并行优化方法实现单核计算效率最高能达到64.95%,在带宽受限情况下,多核并行扩展效率可达到48.36%~88.52%,在典型网络ResNet50上的执行性能与E5-2640 CPU相比,获得了5.39倍性能加速。  相似文献   
50.
针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。  相似文献   
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