基于程序切片的电路提取技术

从HDL设计描述中提取电路在VLSI设计验证、低功耗分析、测试生成等方面有广泛的应用需求。提出了一种采用程序切片技术实现的新的电路提取方法,并深入论述了基于程序切片技术从Verilog描述中进行电路提取的理论基础。该方法可以为每一个感兴趣的信号获取其"链接切片"。与以前的方法相比,该方法的优点是细粒度的、不受书写格式的限制,并且能处理更多Verilog的语法元素。该方法已经被集成到现有设计流程中,实验结果表明其方便、高效,有良好的通用性。