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1.
武器系统总体设计集成框架设计与实现   总被引:3,自引:0,他引:3       下载免费PDF全文
讨论了支持武器系统总体设计的集成框架所要解决的主要问题 ,提出了基于共享产品模型和过程建模的集成框架体系结构 ,结合某武器系统的总体设计 ,研究了实现这类集成框架的主要技术问题 ,最后 ,给出了一个运用集成框架进行导弹外形设计的计算实例  相似文献
2.
出于以导频通道为代表的北斗全球导航卫星系统现代化信号结构升级以及后向兼容的需求,北斗系统近几年提出了多种新型恒包络调制/复用技术,包括适用于北斗系统B1频点的正交复用二进制偏移载波调制(QMBOC)和非对称双正交相移键控调制(ADualQPSK)、B2频点的时分复用AltBOC调制(TD-AltBOC)与非对称恒包络二进制偏移载波调制(ACE-BOC)、B3频点的双正交相移键控调制(DualQPSK)以及适用于双边带任意信号路数、任意功率配比的广义恒包络二进制偏移载波调制(GCE-BOC)。本文系统性地论述了北斗全球系统中提出的多种新型恒包络调制/复用技术,在此基础上基于GCE-BOC调制总结出了一种恒包络调制的统一解析表示形式,对于全面理解北斗全球系统信号设计思路及在此基础上发展设计新型的恒包络调制/复用技术均能提供重要的借鉴。  相似文献
3.
面向众核处理器提出一种访存链路接口的现场可编程门阵列(Field-Programmable Gate Array,FPGA)验证平台,用于对处理器访存链路关键部件进行功能及可靠性测试。提出片上读写激励自动产生与检查机制、以太网接口硬件用户数据报协议(User Datagram Protocol,UDP)协议栈和FPGA芯片间多通道并行链路三项关键技术并进行设计实现。实验结果表明提出的各项关键技术功能正确,不仅丰富了功能验证中随机激励产生及结果验证的手段,而且实现了对链路数据检错和多lane间延迟偏斜纠正逻辑的可靠性测试与评估。经过该平台验证的访存链路接口在实际芯片中通过了功能正确性测试,证明了验证的有效性。  相似文献
4.
新兴的三维静态存储器将代替二维静态存储器被广泛用于高性能微处理器中,但它依然会受到软错误的危害。为了能够快速、自动分析多层管芯堆叠结构的三维静态存储器软错误特性,搭建了三维静态存储器软错误分析平台。利用该平台对以字线划分设计的三维静态存储器和同等规模的二维静态存储器分别进行软错误分析,并对分析结果进行对比。研究结果表明二维和三维静态存储器的翻转截面几乎相同,但三维静态存储器单个字中发生的软错误要比二维静态存储器更严重,导致难以使用纠检错技术对其进行加固。静态模式下二维和三维静态存储器敏感节点均分布于存储阵列中,表明静态模式下逻辑电路不会引发软错误。  相似文献
5.
提出并实现的一种数据错误快速定位机制(Fast Fault Location Mechanism,FFLM)面向多核处理器存储系统的功能验证,FFLM基于硬件仿真器构建多端口存储器黄金模型,通过在仿真过程中实时监控存储系统与处理器核之间的访存报文,在线比较被测系统访问真实存储器的数据与黄金模型中的对应数据是否一致,在错误数据从存储系统送入处理器核的时刻就能够发现数据错误。与传统方法相比,FFLM具有仿真速度快、硬件资源代价低以及定位错误时间短的优点。对自主设计的CMP-16多核处理器进行仿真时的统计数据表明:使用FFLM后定位数据错误的速度能够比未使用FFLM时平均提高6.5倍。  相似文献
6.
当集成电路制造工艺水平发展到超深亚微米阶段,漏流功耗所占的比例越来越大,成为微处理器功耗的重要来源。漏流功耗同电压、漏电流和晶体管数量等因素密切相关。Cache是微处理器中面积较大的部件,对其漏流功耗进行优化是微处理器低功耗设计的首要任务。除了采取工艺上的改进措施外,cache漏流功耗可以通过把握或改变cache的工作状态来进行体系结构级的自适应优化。提出了基于"逻辑路"的cache动态容量调整策略。模拟结果显示,在相联度较高的cache中,基于"逻辑路"的动态容量调整策略可以在几乎不影响性能的前提下,将cache的漏流功耗降低约76.6%。  相似文献
7.
随着高性能服务器和超大规模计算机的发展,系统设计者对板上高速互连总线的要求越来越高,如何使芯片间的数据传输延迟更小,提高计算通信比是需要解决的重要问题。论文研究了近年来发展迅速的超传输总线和PCI Express总线的链路层的特点,在此基础上提出了一种64位高速总线链路层体系结构,并对其关键技术进行了研究,设计实现了一种能够每时钟周期对16位数据进行加解扰的加解扰器,以及能够纠正链路间最大5个时钟周期延迟偏斜的线间传输延迟偏斜纠正器,功能验证结果表明所提出的设计功能正确。  相似文献
8.
并行是提高计算机性能最主要的方法,随着集成电路生产工艺的不断发展,除了在单个芯片内集成更多的处理器核外,通过集成高速互连网络接口构建多路并行系统一直是提高高性能计算机并行性的主要方式.提出了一种面向多核微处理器的互连接口的设计方案,基于精简的PCI-E总线协议,采用高速串行数据传输技术,支持Cache一致性报文和大块数据传输报文,能够用于实现4个处理器的直接互连.模拟结果表明,优化设计的互连接口每个接口能够实现64Gbps的双向最大有效带宽,最小传输延迟为120ns,能够较好平衡不同报文类型对带宽和传输延时的要求.  相似文献
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