片上多核处理器的双向环设计与物理实现

针对少量强核构成的片上多核处理器,设计了一种双向环。该结构包含5个不同类型的环链路层,分别用于传输命令、大量数据以及小量数据;采用源路由方式,并设计了专门的拥塞控制网络,防止报文的相互覆盖;路由器采用无缓冲无阻塞结构,单节拍通过环的每个跳步,以降低环的传输延迟并实现可预知的确定延迟传输。针对环的链路距离长位宽大的挑战,通过实验选择了合理的中继器插入方法,并采用相邻导线交替插入反相器以信号线反向交错排布等串扰优化等方法,对环进行了物理设计和和长链路进行了延时优化。最终实现结果表明,本文所设计的环达到了1GHz的工作主频,并具备高达256GByte/s的链路带宽,完全满足高性能数字信号处理的需求。     

存储体编译和布局协同的片上缓存设计方法

为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷举组合进行存储体编译,根据时序余量选择最优的静态随机存取存储器存储体编译配置。将该方法与现有的物理设计步骤集成为一个完整的设计流程。实验结果表明,该方法能够降低约9.9%的功耗,同时缩短7.5%的关键路径延时。     

片上多核处理器的非阻塞环设计与物理实现

针对少量强核构成的片上多核处理器,设计了一种非阻塞双向环结构。该结构包含5层3种不同类型的环链路层,分别用于传输命令、大量数据以及小量数据;采用源路由方式,设计专门的拥塞控制网络,防止报文的相互覆盖;路由器采用无缓冲无阻塞结构,单节拍通过环的每个跳步,以降低环的传输延迟并实现可预知的确定延迟传输。针对环的链路距离长、位宽大的挑战,通过实验选择了合理的中继器插入方法,并采用相邻导线交替插入反相器以及信号线反向交错排布等串扰优化方法,对环进行物理设计和长链路进行延时优化。最终实现结果表明,所设计的环达到了1 GHz的工作主频,并具备高达256 GByte/s的链路带宽,完全满足高性能数字信号处理的需求。     

90纳米CMOS双阱工艺下STI深度对电荷共享的影响

基于3维TCAD器件模拟,研究了90nm CMOS双阱工艺下STI对电荷共享的影响.研究结果表明:增大STI深度能有效抑制NMOS电荷共享,且550nm为抑制电荷共享的有效深度,超过这个深度收集的电荷量几乎保持不变;而对于PMOS,STI深度的增加使电荷共享线性减小.这对于电荷共享加固具有重要指导意义.     

180nm CMOS工艺下SEL敏感性关键影响因素

研究了影响SEL敏感性的关键因素.针对180nm体硅工艺,基于校准的CMOS反相器器件模型,使用器件模拟的方法,研究了粒子入射位置、温度、阱/衬底接触位置、NMOS与PMOS间距等因素对SEL敏感性的影响.模拟和分析表明,CMOS电路不同位置的闩锁响应差别很大,找出了电路发生闩锁的敏感区域,得出了温度、阱/衬底接触的位...     

一种基于混合模拟的计算组合电路中软错误率的方法与工具

随着工艺尺寸的不断缩小,组合电路引起的SER(Soft Error Rates)越来越严重.针对使用HSPICE计算组合电路软错误率速度较慢以及使用传统的组合电路软错误率分析工具在对待重汇聚时计算精度不高的问题,本文提出了一种混合模拟的方法,并基于该方法实现了组合电路软错误率分析工具.该混合模拟方法使用HSPICE模拟发生重汇聚的逻辑门；使用快速的脉冲传播算法模拟其他逻辑门.模拟结果表明,该方法可以在速度和精度上达到很好的折中.通过与国际上常用的组合电路软错误率分析工具进行比较发现,在重汇聚发生较多的电路中,该混合模拟方法更能真实地反应组合逻辑中的软错误率.     

基于DICE单元的抗SEU加固SRAM设计

DICE单元是一种有效的SEU加固方法,但是,基于DICE单元的SRAM在读写过程中发生的SEU失效以及其外围电路中发生的失效,仍然是加固SRAM中的薄弱环节.针对这些问题,提出了分离位线结构以解决DICE单元读写过程中的翻转问题,并采用双模冗余的锁存器加固方法解决外围电路的SEU问题.模拟表明本文的方法能够有效弥补传统的基于DICE单元的SRAM的不足.