电荷泵中单粒子瞬变的研究

为分析电荷泵中不同频率单粒子瞬变(SET)电流对锁相环(PLL)的影响,采用频域分析法从增益和带宽的角度研究了环路参数与SET响应的关系。分析结果表明,减小环路滤波电阻可以降低系统增益,从而有效降低压控振荡器控制电压的扰动;增大固有频率或阻尼因子则可以提高系统带宽,从而滤除更大范围的SET电流,同时还可以降低PLL恢复到锁定状态的时间。因此,减小环路滤波电阻、增大固有频率或阻尼因子是有效的设计加固方法。通过1GHz PLL的SET模拟验证了上述结论。     

基于LBDL逻辑的抗DPA攻击电路设计方法

动态差分逻辑是一种典型的电路级差分功耗攻击(DPA)防护技术.这种技术通过使逻辑门保持恒定的翻转率来降低电路功耗与数据信号之间的相关性.介绍了一种新型的、基于查找表(Look-Up-Table,LUT)结构的动态差分逻辑(LBDL),以及基于这种逻辑的集成电路设计方法.该设计方法仅需在传统的半定制设计流程中添加少量的替换操作就可以实现 ,因而比其他完全需要全定制设计的动态差分逻辑具有更好的实用性.而相对同样适用于半定制实现的动态差分逻辑 WDDL(Wave Dynamic Differential Logic),LBDL逻辑解决了逻辑门翻转时刻与数据信号之间的相关性,从而比WDDL逻辑具有更好的功耗恒定性.实验结果表明,该设计方法能够有效实现具有抗DPA攻击性能的电路.     

用于电压岛式功耗管理的无运放结构高精度电流采样电路

电压岛式的功耗管理在大规模SoC芯片中的应用越来越广泛,由于负载电流是反映功耗最直接的物理量,因此对负载电流的实时、精确采样是对功耗进行精确管理和控制的基础,而低压大电流又是当前大规模芯片的基本特征.在分析了几种常用的电流采样技术的基础之上,提出了一种基于电流镜采样的高精度的电流采样方案,适合于低电源电压供电,并且不需要使用运算放大器,结构简单.基于0.18μm CMOS工艺实现了该电流采样电路,各种条件下的版图模拟结果表明,对于60～1300mA的负载,该电路的采样精度最高可达99.1%,并且自身功耗不超过4mW.利用该电流采样电路,可以对负载电流进行实时有效的高精度侦测,用以作为功耗管理的依据.     

低开销的软错误免疫寄存器设计

随着工艺尺寸的逐渐缩小,集成电路中由放射性粒子引起的软错误不断增加,在设计时必须考虑由软错误引起的可靠性问题.使用软错误免疫寄存器对电路敏感部分选择性加固是降低逻辑电路软错误率简单有效的方法.总结了常用的软错误免疫寄存器结构,并使用可靠性分析方法对8种寄存器进行量化研究和比较,得出双模时空冗余寄存器具有更高的可靠度;针对现有可靠寄存器开销较大的缺点,设计了一种基于时钟延时的动态主级时空双模冗余寄存器--DMTS-DR,不仅能很好地免疫自身的SEU,还能对前级组合逻辑的SET进行有效屏蔽.与其它可靠寄存器相比,DMTS-DR的面积和延时开销都有大幅降低,在可靠性、面积和速度间实现了较好的折中.     

差分压控振荡器中单粒子瞬变的研究

压控振荡器(VCO)是锁相环(PLL)中对于单粒子瞬变(SET)最为敏感的部件之一.基于180nm体硅CMOS工艺设计了一款经典的对称负载结构差分VCO电路,并利用电流源表征单粒子效应中电荷沉积和收集的过程,模拟了VCO电路的SET响应.模拟和分析表明,SET响应不仅取决于入射能量、振荡频率,还受到轰击时刻的制约,不同轰击时刻产生的最大相位差可以相差300°以上.此外,偏置电路某些结点最为敏感,可以放大SET的影响,导致时钟失效长达7个周期.