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为提高DDR3控制器访存效率,设计了基于DDR3存储器预取访问数据长度的数据缓冲机制,将访存请求分为三种基本类型并分别排队处理,降低数据丢弃和实际动态随机访问存储器访问发生次数。针对图像和视频类应用程序的实验结果表明,相对于传统先到先服务的DDR3访存控制器,该机制取得了平均21.3%、最好51.3%的性能提升,硬件开销在可接受范围内。 相似文献
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针对少量强核构成的片上多核处理器,设计了一种双向环。该结构包含5个不同类型的环链路层,分别用于传输命令、大量数据以及小量数据;采用源路由方式,并设计了专门的拥塞控制网络,防止报文的相互覆盖;路由器采用无缓冲无阻塞结构,单节拍通过环的每个跳步,以降低环的传输延迟并实现可预知的确定延迟传输。针对环的链路距离长位宽大的挑战,通过实验选择了合理的中继器插入方法,并采用相邻导线交替插入反相器以信号线反向交错排布等串扰优化等方法,对环进行了物理设计和和长链路进行了延时优化。最终实现结果表明,本文所设计的环达到了1GHz的工作主频,并具备高达256GByte/s的链路带宽,完全满足高性能数字信号处理的需求。 相似文献
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针对少量强核构成的片上多核处理器,设计了一种非阻塞双向环结构。该结构包含5层3种不同类型的环链路层,分别用于传输命令、大量数据以及小量数据;采用源路由方式,设计专门的拥塞控制网络,防止报文的相互覆盖;路由器采用无缓冲无阻塞结构,单节拍通过环的每个跳步,以降低环的传输延迟并实现可预知的确定延迟传输。针对环的链路距离长、位宽大的挑战,通过实验选择了合理的中继器插入方法,并采用相邻导线交替插入反相器以及信号线反向交错排布等串扰优化方法,对环进行物理设计和长链路进行延时优化。最终实现结果表明,所设计的环达到了1 GHz的工作主频,并具备高达256 GByte/s的链路带宽,完全满足高性能数字信号处理的需求。 相似文献
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针对自主设计的M-DSP,提出并设计实现了一种基于Tag副本(S-Tag)的片上SRAM DMA访问数据相关性维护机制,该机制以流水化方式实现,在基本对CPU无打扰的前提下,有效支撑了DMA数据的无阻塞传递。仿真和芯片实测结果表明,该机制硬件开销较小,并在有效带宽和带宽利用率上均优于已有典型同类芯片。 相似文献
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CABAC(Context based Adaptive Binary Arithmetic Coding)是H.264/AVC主要档次以上配置中推荐采用的熵编码方法.相比其他的熵编码方法,CABAC能够节省编码码率,但其计算串行性强,不能较好适应片上多核环境.针对这一问题提出了基于多线程的CABAC并行编码方法.大量实验统计表明,该方法负载划分较为均衡,对序列熵编码的单独加速比最高可达1.78. 相似文献
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