我们与祖国一起收获金秋

在中国首都最美的秋季,钓鱼台国宾馆芳菲苑大厅前那片郁郁葱葱的大草坪,显得尤为静谧、平和而又蕴涵生机。 在中国的积极斡旋下,为和平解决朝核问题而举行的北京六方会谈,为这个世界的稳定和安详带来了希望。正如中国外交部长李肇星在会见各方代表团团长时说的那样,此次六方会谈,标志着朝鲜半岛核问题正朝着和平解决的道路迈出了新的重要一步。 我们真诚地祝贺祖国收获着这份沉甸甸的金色希望,也真城地希望我们这份杂志能够在     

英国海上终极核防线曝光

在大西洋深处,英国皇家海军“前卫”号正在执行巡逻任务。“前卫”号是四艘携带“三叉戟”核导弹的英国皇家海军潜水艇之一。“前卫”号加大马力,快速行进,一会儿功夫便悄无声息消失在海洋深处。     

人员疏散预动作时间的随机性研究

人员疏散中预动作时间会在很大程度上影响到人员能否成功安全疏散,鉴于火情发展和人员心理、生理、消防安全意识等问题,预动作时间往往存在着较大的随机性。采用核密度估计的方法,以实际火灾案例中人群疏散预动作时间为样本进行分析,用统计学规律表征预动作时间的随机性。研究表明:人员疏散预动作时间满足一定的概率分布规律。     

2007影响国际局势的十大海军事件

TOP1.美海湾系列军演,在战争边缘走钢丝美国海军从11月3日起,在海湾及附近水域举行为期5天的系列军事演习,参加演习的包括一艘航空母舰和两艘两栖攻击舰,以及来自美国海军、空军、海军陆战队和医护部队的人员。近年来,随着美国和伊朗在伊朗核问题上的对立日趋升级,美国在海湾地区不断增加部署舰只和人员,并频繁举行演习。国际舆论认为,这些演习的真正目的是控制霍尔木兹海     

多视图三角化中特征点噪声尺度的自适应估算

鲁棒性多视图三角化方法通常借助重投影误差经验阈值来剔除图像对应中的错误匹配,该经验阈值的选取直接影响三维重构场景点的数量和精度。在分析图像特征点定位噪声及对极传递几何原理的基础上,建立对极传递过程不确定性的传递模型,提出一种基于核密度估计的最优噪声尺度估算方法,并将该噪声尺度作为多视图三角化中错误匹配筛选的依据。实验结果表明,该方法可以获得准确的噪声尺度估计,从而有效提升多视图三角化方法的三维重构质量。     

核电磁脉冲模拟器的电场特性及等离子体阵列的防护性能

强电磁脉冲通过电子设备表面耦合进入内部将产生显著的破坏作用,而等离子体作为一种特殊的电磁介质,具有屏蔽强电磁脉冲的能力,因此基于等离子体的强电磁脉冲防护研究具有重要意义。利用CST软件仿真分析了核电磁脉冲模拟器工作空间的电场分布。进行了核电磁脉冲对单片机的干扰和破坏效应辐照研究,得到了其对MF-51-1型单片机的干扰和破坏阈值分别在10 kV/m和18 kV/m左右。实验研究了单层等离子体阵列对核电磁脉冲的防护性能,能量衰减均在10 dB以上。实验结果表明,等离子体具有强电磁脉冲防护的能力。     

一种面向多核处理器的高效并行PCA-SIFT算法

提出一种面向多核处理器的并行PCA-SIFT算法,采用数据级并行方法实现并行的特征提取和特征点匹配,将计算任务分配到各个DSP核并行处理,充分开发多核处理器的多级并行性.实验结果表明,并行PCA-SIFT算法对各种不同图像形变的图像具有良好的适应性,具有接近串行PCA-SIFT算法的图像匹配能力,平均加速比达3.12.     

多核处理器验证中存储数据错误快速定位机制

提出并实现的一种数据错误快速定位机制(Fast Fault Location Mechanism,FFLM)面向多核处理器存储系统的功能验证,FFLM基于硬件仿真器构建多端口存储器黄金模型,通过在仿真过程中实时监控存储系统与处理器核之间的访存报文,在线比较被测系统访问真实存储器的数据与黄金模型中的对应数据是否一致,在错误数据从存储系统送入处理器核的时刻就能够发现数据错误。与传统方法相比,FFLM具有仿真速度快、硬件资源代价低以及定位错误时间短的优点。对自主设计的CMP-16多核处理器进行仿真时的统计数据表明:使用FFLM后定位数据错误的速度能够比未使用FFLM时平均提高6.5倍。     

基于共享Cache多核处理器的Radix聚集连接优化

基于目前主流的多核处理器,研究了数据库Radix-Join算法中的聚集连接优化.针对多线程聚集连接执行时,线程Cache访问缺失严重的问题,采用预读线程预先将聚集连接线程需要访问的聚集对从内存读入L2-Cache,提高了线程的Cache访问性能.并根据聚集连接执行时的代价模型,优化了聚集连接执行框架和各种线程参数.在实验中,基于内存数据库EaseDB实现了本文提出了算法,实验结果表明,聚集连接性能得到较大提高.     

众核处理器访存链路接口的FPGA验证

面向众核处理器提出一种访存链路接口的现场可编程门阵列(Field-Programmable Gate Array,FPGA)验证平台,用于对处理器访存链路关键部件进行功能及可靠性测试。提出片上读写激励自动产生与检查机制、以太网接口硬件用户数据报协议(User Datagram Protocol,UDP)协议栈和FPGA芯片间多通道并行链路三项关键技术并进行设计实现。实验结果表明提出的各项关键技术功能正确,不仅丰富了功能验证中随机激励产生及结果验证的手段,而且实现了对链路数据检错和多lane间延迟偏斜纠正逻辑的可靠性测试与评估。经过该平台验证的访存链路接口在实际芯片中通过了功能正确性测试,证明了验证的有效性。