基于计数器的处理器核性能分析与优化

随着处理器微体系结构日益复杂,性能分析在处理器研制过程中的作用越来越重要。常用的性能分析方法是建立性能模型,该方法主要用于研制初期的设计空间探索,如果用于微体系结构级的分析和优化,速度和精度都会成为限制因素。提出了一种基于计数器的性能分析方法,该方法以项目组已经完成的一款处理器核的硬件实现代码为基础,在处理器核外部添加一个专用性能监测单元,收集微体系结构分析和优化需要的各种事件,并通过结果分析器对统计的事件进行分析,得到微体系结构实现的性能受限因素。采用此方法,在FPGA原型系统上对SPEC CPU2000测试程序运行时的性能受限因素进行了分析,并根据分析结果采取了相应的优化措施,优化后的处理器核性能得到了明显提升。     

一种用模糊逻辑控制的新型三相电压型PWM整流器

介绍一种基于模糊逻辑的三相AC/DC空间矢量变流技术方法,该方法软件结构简单,便于技术实现.应用该方法研制的样机,谐波失真THD值小于3.9%.     

多核数字信号处理卷积算法并行优化

针对国防科技大学自主研发的异构多核数字信号处理(digital signal processing, DSP)芯片的特征以及卷积算法自身特点,提出了一种面向多核DSP架构的高性能多核并行卷积实现方案。针对1×1卷积提出了特征图级多核并行方案;针对卷积核大于1的卷积提出了窗口级多核并行优化设计,同时提出了逐元素向量化计算的核内并行优化实现。实验结果表明,所提并行优化方法实现单核计算效率最高能达到64.95%,在带宽受限情况下,多核并行扩展效率可达到48.36%～88.52%,在典型网络ResNet50上的执行性能与E5-2640 CPU相比,获得了5.39倍性能加速。     

相关跳频通信技术

本文对相关快速跳频技术作了初步的介绍,重点讨论了相关编码和异步跳频的基本原理,并在此基础上结合器件发展水平和典型应用简要分析了实现的可能性及广阔的发展前景     

TMS320C31系列讲座(3)——第三讲 TMS320C31系统的硬件设计方法

本文介绍了采用TMS320C31构成DSP系统的硬件设计方法。着重介绍了用EPROM实现的外部存储器自引导程序装入方式的设计方法。     

TMS320C31系列讲座(2)——第二讲 COFF——TMS320C31采用的目标文件格式

本文介绍TMS320C31编译器和链接器创建的目标文件所采用的文件格式—COFF(Common Object File Format)格式。采用这种目标文件格式更利于模块化编程,并且为管理代码段和目标系统存贮器提供更强有力和更加灵活的方法。     

单片可编程数字信号处理器(DSP)在控制领域的应用趋势

分析了单片可编程数字信号处理器的特性,并着重同普通微处理器、微控制器作了结构及性能上的比较。介绍了现有的DSP 并预测了DSP 在控制领域中的应用趋势。     

任意分布随机数的FPGA实现

为了满足数字电路板的随机测试需求,在Simulink/DSP Builder中建立了产生任意分布随机数的模型,并在FPGA上进行了半实物仿真和性能分析,结果表明该模型达到了设计要求,具有实用价值。     

基于DSP和FPGA的载波移相脉冲生成方法

在研究了三电平全桥变流器工作原理和载波移相原理的基础上,设计生成了基于数字信号处理器(DSP)和现场可编程门阵列(FPGA)的载波移相PWM脉冲,用于驱动变流器工作。重点介绍了由DSP和FPGA生成载波移相PWM脉冲的基本原理、系统构成及实现方法,其核心思想是FPGA通过数据地址总线接收DSP输出的移相角与FPGA内部生成的三角波进行二逻辑比较,从而产生移相角可变的PWM脉冲,以满足变流器全工况范围实时控制的需要。通过优化设计,使DSP和FPGA各自的优势得以有效利用。仿真分析表明:该方法计算速度快、控制精度高,同时具有扩展性好、可靠性高等优点。实验结果与仿真结果吻合,验证了该方法的上述优点。     

多核数字信号处理器矩阵乘卷积算法性能评测

矩阵乘卷积算法能够为各种卷积配置提供高性能基础实现,是面向给定芯片进行卷积性能优化的首要选择。针对国防科技大学自主研制的飞腾异构多核数字信号处理器(digital signal processor, DSP)芯片的特征以及矩阵乘卷积算法自身的特点,提出了一种面向多核DSP架构的高性能并行矩阵乘卷积实现算法ftmEConv。该算法由输入特征图转换、卷积核转换、矩阵乘以及输出特征图转换这四个均运行在通用多核DSP上的并行化部分构成,通过有效挖掘通用DSP核中功能单元的潜力来提升各个部分的性能。实验结果表明,ftmEConv实现了高达42.90%的计算效率,与芯片上的其他矩阵乘卷积算法实现相比,获得了高达7.79倍的性能加速。