影响图建模理论及其应用实例分析

影响图方法体现了定性分析与定量分析相结合的建模思想,可对复杂系统进行规范化建模。介绍了影响图建模思想和相关的基础理论,通过对C4ISR系统参与下的战术防空作战过程的分析,给出了描述作战过程所需的参数及其间耦合关系,最后采用影响图方法建立了防空作战的影响图模型,并指出了应注意的几个问题。     

YHCAPP系统工艺信息提取和工序图生成技术研究

YHCAPP系统是面向中小企业的工具型CAPP系统,如何从CAD图形提取工艺信息和生成工序图是该类系统的一个难点。文中给出了一种基于表达式求值的方法,成功解决了该难题,实际应用表明该方法稳定可靠。该方法也为一般的工具型CAPP系统提供了新思路。     

基于类比法的子母弹射击效能评估模型

类比法是一种较为常见的逻辑推理方法,在各研究领域均有应用。论文根据子母弹与其它弹种在射击效能上的相似度,通过类比法建立数学模型,并利用雷达图直观反映子母弹对几种典型目标的毁伤效能,最后通过分析比较,实现对子母弹射击效能的综合评价。     

基于组合赋权雷达图实现电网电能质量综合评估

将改进的组合赋权雷达图方法用于电网电能质量综合评估。对主观、客观赋权法组合,基于组合权重与原权重之间的偏差尽可能小的优化思想,求取雷达图中各项指标的组合权值。利用各指标对应的扇形区域的对角线作为指标轴绘制雷达图,不仅最大限度体现各指标的独立权重,也反映了各指标之间的相互影响。利用雷达图的面积和周长两个变量完成对电能质量的综合评估。最后通过应用实例,验证了论文方法的合理性和在电能质量综合评估中的有效性。     

紧凑型电磁带隙结构短路销钉微带天线

提出一种带有短路销钉的紧凑型电磁带隙结构微带天线,并与相同尺寸的普通短路销钉微带天线作比较。测试结果表明,该电磁带隙结构天线在增益上增加了3dB,H面的交叉极化有了明显的改善。同时也证明了设计具有同样谐振频率的电磁带隙结构单元,使用这种紧凑型结构的单元尺寸仅为普通结构的40%~50%。这对最终实现电磁带隙结构微带相控阵天线具有重要意义。     

基于程序切片的电路提取技术

从HDL设计描述中提取电路在VLSI设计验证、低功耗分析、测试生成等方面有广泛的应用需求。提出了一种采用程序切片技术实现的新的电路提取方法,并深入论述了基于程序切片技术从Verilog描述中进行电路提取的理论基础。该方法可以为每一个感兴趣的信号获取其"链接切片"。与以前的方法相比,该方法的优点是细粒度的、不受书写格式的限制,并且能处理更多Verilog的语法元素。该方法已经被集成到现有设计流程中,实验结果表明其方便、高效,有良好的通用性。     

基于统一理论框架的故障诊断模型及学习进化方法

本文以概率图理论为基础,系统研究了基于这一理论框架的故障诊断模型,对模型的构建方法以及在不同场景下的模型演化方案进行了探讨,使得在统一理论框架下可实现多模式系统故障诊断、耦合故障诊断、动态故障诊断、故障预测等复杂情形的诊断。为了弥补单独利用基于模型的方法和基于数据的方法的缺陷,研究了诊断模型的学习进化策略,实现了诊断效果的改进和优化。另外,对模型后续的能力扩展和可能的研究方向进行了展望,为后续理论研究提供了参考。     

电磁带隙结构单脊波导缝隙相控阵天线的实验研究

提出一种电磁带隙结构交错排列的单脊波导缝隙相控阵天线,并与相同尺寸的普通单脊波导缝隙相控阵天线作比较。测试结果表明该天线的方向图得到了明显的改善,单元之间的耦合系数减小,背瓣的辐射电平显著降低,扫描特性得到了改善;同时也说明了电磁带隙结构可以取得比扼流槽更好的抑制表面波的效果。这对于提高单脊波导缝隙相控阵天线的辐射性能具有重要意义。     

基于编码序列随机移位的MCPC雷达信号设计方法研究

多载频相位编码信号(MCPC)是近年来备受关注的一种新体制宽带雷达信号,其灵活的信号结构使其具备性能均衡、可调的特点,与此同时对参数设计的要求也相应提高.现有设计方法难以在模糊图和包络控制方面同时取得令人满意的性能,且大多只研究了载频数量较少的情况.针对此问题提出了一种编码序列随机移位的MCPC信号,具备理想的图钉状模...     

面向图计算应用的处理器访存通路优化设计与实现

针对图计算应用的访存特点,提出并实现一种支持高并发、乱序和异步访存的高并发访存模块(High Concurrency and high Performance Fetcher, HCPF)。通过软-硬件协同的设计方法,HCPF可同时处理192条共8种类型的内存访问请求,且访存粒度可由用户定义,满足图计算应用对海量低延迟细粒度数据访问的需求。同时,HCPF扩展了基于内存语义的跨计算节点定制互连技术,支持远程内存的细粒度直接访问,为后续实现分布式图计算框架提供技术基础。结合上述两个核心研究内容,基于流水线RISC-V处理器核,设计并实现了可支持HCPF的RISC-V片上系统(System-on-Chip,SoC)架构,搭建基于FPGA的原型验证平台,并使用自研测试程序对HCPF进行初步性能评测。实验结果表明,HCPF相比原有访存通路,最高可将基于数组和随机地址的两种随机内存访问性能分别提升至3.5倍和2.7倍。远程内存直接访问4 Byte数据的延时仅为1.63μs。