神经计算机并行模拟结构

神经网络实现技术是神经网络研究的一个极重要的领域。本文首先分析了神经网络模拟对并行计算机系统的要求,认为影响神经网络计算机速度和容量提高的主要因素是单个处理单元的速度、单个处理单元的局部存储器的容量以及互连网络的通信带宽。要提高模拟神经计算机的速度和容量,就要有相应的并行结构来支持。在定量的需求分析的基础上,本文还提出了一种模拟神经计算机的并行结构。     

并行程序设计语言在串行机上的编译实现

目前,诸如Fortran 8x 程序设计语言中已经引入了并行运算成份。这给普通串行(标量)机上实现编译器带来了困难。本文提出了数组(矩阵)运算串行化的概念,并给出了串行化的判别准则及算法。     

多机环境下系统程序并行化的实现方法

本文给出了多处理机环境对系统程序的要求,阐述了系统程序并行化研制过程中遇到的问题和解决办法,给出了实现临界段互斥的三种处理方法及其性能评价。     

并行调试环境中的追踪和重演

通过传递消息进行通信的并行程序，由于受进程调度和消息等待时间变化的影响，其执行结果可能是不确定的。这导致调试时相继执行不能再现先前的故障，为此，在并行调试环境中引入了追踪和重演机制。本文详细讨论了一种比较先进的追踪和重演算法及其工程实现。     

并行科学计算应用的动态I/O模式分析

设计高性能并行文件系统的关键前提是对 Ｉ／ Ｏ 访问模式的分析和研究。并行文件系统的界面、组织结构、ｃａｃｈｅ 预取算法等都与具体应用的 Ｉ／ Ｏ 模式紧密相关。目前，大多数对 Ｉ／ Ｏ 模式的分析局限于其静态模式，而动态 Ｉ／ Ｏ 模式对并行文件系统的设计至关重要。本文通过分析并行科学计算应用的动态 Ｉ／ Ｏ 访问模式，总结出科学计算应用在访问数据量、时间间隔、访问顺序性等空间、时间上的一般访问特性，并在此基础上提出设计面向并行科学计算应用的并行文件系统应考虑的因素。     

协同仿真环境的设计与实现

本文从计算机技术和仿真技术的发展和应用需求出发，提出了协同仿真的基本概念和关键技术，包括建模方法、仿真算法、仿真数据库等几个方面。讨论了协同仿真环境的一般体系结构，最后，介绍了一种协同仿真环境的设计和实现方法。     

异构资源类型下多无人机任务分配

针对多无人机在执行侦察、打击任务的过程中携带任务资源的异构性,以及任务对于异构资源的要求,设计了一种改进的基于共识的捆绑算法(consensus-based bundle algorithm, CBBA)。考虑任务价值、任务执行时间窗以及航程代价等条件建立了多无人机对地目标侦察、打击任务分配模型。利用K-medoids聚类分析方法对多无人机进行基于距离和携带资源平衡的聚类,以解决多无人机对于异构资源类型的要求。对打击任务进行子任务生成,并利用改进后的CBBA求解所建立的任务分配模型,通过对比仿真实验验证了算法的可行性和有效性。     

基于MA的自适应多载波并行组合扩频通信技术

为了提升多载波并行组合扩频的通信性能,将自适应技术应用于多载波并行组合扩频通信系统中,并基于边缘自适应准则（MA）,针对多载波并行组合扩频（PCSS-OFDM）通信系统和多载波差分多相并行组合扩频（DMP-PCSS-OFDM）通信系统,分别提出两种自适应通信方式。在多种多径信道环境中的仿真结果显示：在多径信道中,自适应PCSS-OFDM系统的误码率相比PCSS-OFDM系统有显著降低;自适应DMP-PCSS-OFDM系统则更适用于相干带宽较窄且衰落较深的信道中。     

基于异构并行计算的软件雷达通用硬件架构设计

软件雷达系统功能由软件定义是雷达未来发展的一个趋势,这对系统硬件计算性能和数据传输带宽提出了很高的要求,因此将异构并行高性能计算技术引入软件雷达领域。根据系统功能逻辑,构建了软件雷达硬件平台系统,利用先进的异构并行计算技术,设计了一个具体的通用硬件平台架构。该平台通过独立的高速采集卡完成回波信号的采集与A/D变换,利用FPGA刀片异构服务器完成雷达信号实时处理,通过GPU异构超级计算机完成数据处理和显控,利用InfiniBand网络和磁盘阵列完成数据的高速传输与存储。通过性能分析,该硬件平台能够满足现代雷达对计算速度和传输带宽的性能需求。     

面向图计算应用的处理器访存通路优化设计与实现

针对图计算应用的访存特点,提出并实现一种支持高并发、乱序和异步访存的高并发访存模块(High Concurrency and high Performance Fetcher, HCPF)。通过软-硬件协同的设计方法,HCPF可同时处理192条共8种类型的内存访问请求,且访存粒度可由用户定义,满足图计算应用对海量低延迟细粒度数据访问的需求。同时,HCPF扩展了基于内存语义的跨计算节点定制互连技术,支持远程内存的细粒度直接访问,为后续实现分布式图计算框架提供技术基础。结合上述两个核心研究内容,基于流水线RISC-V处理器核,设计并实现了可支持HCPF的RISC-V片上系统(System-on-Chip,SoC)架构,搭建基于FPGA的原型验证平台,并使用自研测试程序对HCPF进行初步性能评测。实验结果表明,HCPF相比原有访存通路,最高可将基于数组和随机地址的两种随机内存访问性能分别提升至3.5倍和2.7倍。远程内存直接访问4 Byte数据的延时仅为1.63μs。