| 板级高速传输总线链路层关键技术研究与实现 |
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| 引用本文： | 周宏伟,陈超,张丽霞,张英,李永进. 板级高速传输总线链路层关键技术研究与实现[J]. 国防科技大学学报, 2011, 33(6): 55-60 |
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| 作者姓名： | 周宏伟 陈超 张丽霞 张英 李永进 |
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| 作者单位： | 1. 国防科技大学计算机学院,湖南长沙,410073
2. 湖南师范大学数学与计算机学院,湖南长沙,410081 |
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| 基金项目： | 国家自然科学基金资助项目，湖南师范大学青年基金资助项目，国家"核高基"重大专项"超高性能CPU新型架构研究"资助项目 |
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| 摘 要： | 随着高性能服务器和超大规模计算机的发展,系统设计者对板上高速互连总线的要求越来越高,如何使芯片间的数据传输延迟更小,提高计算通信比是需要解决的重要问题.论文研究了近年来发展迅速的超传输总线和PCI Express总线的链路层的特点,在此基础上提出了一种64位高速总线链路层体系结构,并对其关键技术进行了研究,设计实现了一...
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| 关 键 词： | 板级 传输总线 链路层 加解扰 延迟偏斜纠正 |
| 收稿时间： | 2011-06-20 |
Research and Design of Link Layer in Board-level High-speed Transportation Bus |
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| ZHOU Hongwei,CHEN Chao,ZHANG Lixi,ZHANG Ying and LI YongJin. Research and Design of Link Layer in Board-level High-speed Transportation Bus[J]. Journal of National University of Defense Technology, 2011, 33(6): 55-60 |
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| Authors: | ZHOU Hongwei CHEN Chao ZHANG Lixi ZHANG Ying LI YongJin |
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| Affiliation: | 1.College of Computer,National Univ.of Defense Technology,Changsha 410073,China; 2.College of Mathematics and Computer,Hunan Normal Univ,Changsha 410081,China) |
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| Abstract: | |
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| Keywords: | board-level data transportation bus link layer scrambler/descrambler lane-to-lane deskew |
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