基于全脉冲分段转发的LFM雷达干扰方法

线性调频(LFM)脉冲雷达输出信号时延敏感于输入信号频率,基于此,文中提出了一种基于雷达全脉冲信号分段转发的干扰方法,通过对雷达完整脉冲信号的合理分段并排序转发,在LFM脉冲压缩雷达匹配滤波处理后形成多假目标干扰。利用群延迟原理揭示了脉冲分段转发干扰机理;根据干扰信号频谱和匹配滤波原理,推导了多假目标输出形式;给出了假目标幅度不低于真目标时脉冲分段数计算公式及假目标数目最多时对应的转发次序要求;仿真实验验证了理论分析的正确性。     

基于测试码并行的同步时序电路故障模拟方法

将组合电路故障模拟的一些加速技术推广到时序电路故障模拟中,提出并实现了一个功能块级的基于测试码并行的同步时序电路故障模拟方法,对部分ISCAS89 Benchmark电路的模拟结果表明,该故障模拟方法有较好的性能.     

基于多层循环并行化的负载平衡优化

负载平衡是并行处理中的一个重要概念。参与一个程序执行的各处理机所承担的工作量是否均衡直接影响该程序的并行性能。本文对面向MPP系统程序循环级并行化中负载平衡的优化进行了探讨,提出了优化策略及其实施算法。     

一种基于并行处理的杂波实时仿真方法

本文在分析各种杂波仿真方法基础上,提出一种基于并行处理的杂波实时仿真方法。针对主动式脉冲多普勒导引头,设计了相应的并行算法及软件,在插入式阵列机APM上进行杂波序列仿真,结果表明:所产生的杂波序列完全满足要求,借助射频仿真的其它硬件可实现杂波的实时射频仿真。为新一代寻的导引头低空性能分析研究及试验鉴定提供了一种有效途径。     

(2015卫星导航)局部最大延迟检测抗转发欺骗干扰算法

存在窄带干扰情况下,接收机在进行干扰抑制后,其输出信号的相关峰会发生分裂,使用传统的基于信号传输时延的抗转发欺骗干扰方法,会使得捕获锁定的相关值在真实信号的旁瓣。针对该问题提出了一种基于局部相关值最大的信号时延检测方法,在真实信号相关峰分裂产生的旁瓣与欺骗信号不重合前提下,通过对两个码片范围内最大值的搜索,保证捕获不会锁定在旁瓣,再通过选择局部最大值中最早码相位点来避免锁定到转发欺骗干扰。与传统的方法相比,在无窄带干扰情况下,其与基于信号传输时延的抗转发欺骗干扰方法性能相当,在存在窄带干扰情况下其性能明显优于传统的基于信号传输时延的抗转发欺骗干扰方法。通过数值仿真验证了本文方法的有效性。     

对调频斜率极性捷变SAR欠采样转发干扰

针对传统欺骗干扰难以对调频斜率极性捷变SAR（chirp rate polarity jittered SAR, CRPJ-SAR）形成有效干扰，研究了对CRPJ-SAR欠采样转发干扰。通过建立CRPJ-SAR有限时长欠采样转发干扰信号模型，分析了欠采样转发干扰对CRPJ-SAR的干扰效果。给出假目标数目、位置以及幅度的理论计算公式。在此基础上讨论了欠采样周期对干扰效果的影响。利用数字仿真验证了理论分析的正确性。     

基于内容的月球影像检索并行框架设计

基于内容的月球影像检索面向月球探测计划获取的大量遥感数据,根据影像视觉内容,提供一种方便而高效的检索方式。为提高其检索效率,在对基于内容的月球影像检索过程进行分析的基础上,运用Petri网完成过程建模与并行化分析。提出一种基于内容的月球影像检索并行框架,并据此部署实验系统,将嫦娥月球影像等实际数据集投入其中进行检索实验。结果表明,基于内容的月球影像检索并行框架能够有效提升查询检索效率。     

面向分层混合存储架构的协同式突发缓冲技术

科学计算产生和分析的数据规模日益增长,高性能计算机的存储系统在体系架构和软件管理方法上面临重大挑战。针对天河-2系统的新型分层混合存储架构,提出一种由应用程序耦合的协同式突发缓冲技术来有效利用其存储资源优势。该方法采用运行时动态耦合的方法,将临近计算任务的分布式高速存储资源聚合成为一个的巨大的协同式突发缓冲区,通过采用文件命名空间投影的映射方法组织全局数据视图,利用位置亲和和感知数据意图的方法来挖掘空间局部性和时间局部性,并利用应用并发度感知的策略优化数据移动效率。天河-2系统的测试结果表明,该方法能够有效优化多种典型应用场景,可获得高可扩展的突发并行输出带宽和稳定的持续并行输出带宽,可显著提升数据分析场景的输入/输出性能,适合应用于大规模超级计算机的存储系统。     

SPH并行计算方案及其在自由表面流动模拟中的应用

针对光滑粒子动力学主要计算量是近邻粒子搜索这一特点,提出了一种基于粒子分解的光滑粒子动力学并行计算方案。利用该方案可以方便地将任意串行光滑粒子动力学代码并行计算,而且每一个时间步内的信息传递量只和粒子总数有关,而和粒子的分布无关,因而特别适合于自由表面流动等大变形问题的并行数值模拟。对一个粒子总数为40万的三维溃坝问题的模拟结果表明:此方案能达到的最大加速比约为16,这一结果可能比空间分解方案(不考虑动态负载均衡)更优。     

基于FPGA+DSP的双核控制器硬件设计

在设计高实时性的系统时,针对基于DSP、单片机等串行运算方式的单核控制器无法实现高实时性的问题,利用FPGA的并行运行优点构建了基于DSP+FPGA的双核控制器,以达到提高系统实时性的目的。通过分析系统总体结构,主要设计完成了系统总线构架、DA电路、CAN总线和PROM电路,然后通过软件编程来验证硬件设计。经调试分析,该系统各部分运行正常,可为研究设计高实时性的控制器提供参考和借鉴。