一种加速收敛的LDPC码译码算法

对高斯信道下LDPC(Low-Density Parity-Check)码的传统的译码算法进行分析,指出影响收敛速度的原因,并提出了一种基于整数运算的加速收敛的LDPC码译码算法。该算法融合分层译码(Layered Belief Propagation)算法、带偏移量的最小和算法(Offset Min-Sum)以及量化的优势。仿真验证表明该算法有效地减少了译码复杂度,加速了译码收敛,且性能上同传统的量化最小和算法相比没有下降。     

一种新颖的并行级联LDPC码译码算法

针对传统的并行级联低密度奇偶校验码(PCGC)译码算法采用串行算法导致译码延迟大,难以在实时通信系统中应用的问题,提出了一种新颖的PCGC码译码算法,该算法通过对各子码进行并行消息迭代,对相同的信息位进行变量消息联合更新,实现了PCGC码的并行译码。理论分析和仿真结果表明,提出的PCGC码译码算法相较于传统译码算法译码延迟降低,信噪比较低时误码率性能弱于后者,信噪比较高时,误码率性能优于后者。     

低错误平层数列分割移位LDPC码构造算法研究

为降低LDPC码错误平层,提出一种基于环分类搜索的数列分割移位LDPC码构造算法。该算法具有码长、码率和列重的任意可设性,同时该类码的Tanner图围长至少为8。循环移位因子可以通过简单的代数表达式描述,从而降低内存需求。仿真结果表明,当误码率达到10-5时,数列分割移位LDPC(496,248)码相对于PEG-LDPC码获得了约1.9dB的性能提升;且随着信噪比的升高,两条译码性能曲线之间的差距将更为增大。此外,列重为3的数列分割移位LDPC码(6144,5376)在信噪比4.6dB以后并未出现明显的错误平层。该构造算法与PS-LDPC码相比在误码率达到10-8时大约获得0.25dB增益,特别在错误平层区域其译码性能优于围长为4和6的PEG构造算法,其构造复杂度和耗时也相较于PS-LDPC码和PEG-LDPC码构造算法展现出一定优势。通过基于Tanner图的诱捕集分析方法,统计(496,248)APPS-LDPC码中由8环组成的部分小型诱捕集并不存在,从而证明了其错误平层降低的原因。     

低错误平层数列分割移位低密度奇偶校验码构造算法

为降低LDPC(低密度奇偶校验码)码错误平层,提出一种基于环分类搜索的APPS-LDPC(数列分割移位的LDPC)码构造算法。该算法具有码长、码率和列重的任意可设性,同时该类码的Tanner图围长至少为8。循环移位因子可以通过简单的代数表达式描述,从而降低内存需求。仿真结果表明,当误码率达到10-5时,APPS-LDPC码(496,248)相对于PEG-LDPC(渐进边增长LDPC)码获得了约1.9 d B的性能提升;随着信噪比的升高,两条译码性能曲线之间的差距将更大。此外,列重为3的APPS-LDPC码(6144,5376)在信噪比4.6 d B以后并未出现明显的错误平层。该构造算法与PS-LDPC码相比,在误码率达到10-8时大约获得0.25 d B增益;与围长为4和6的PEG构造算法相比,在错误平层区域其译码性能极优;同时相较于此两者,其构造复杂度和耗时也展现出一定优势。通过基于Tanner图的诱捕集分析方法,统计APPS-LDPC码(496,248)中由8环组成的部分小型诱捕集并不存在,从而证明了其错误平层降低的原因。     

面向GPU的5G新型无线电的高吞吐率LDPC译码器

提出了一种基于图形处理单元(graphic processing unit, GPU)的5G软件无线电准循环低密度奇偶校验(low density parity check, LDPC)码译码器,为了节省片上和片下带宽,采用码字缩短和打孔技术、两级量化和数据打包方案,以提升数据带宽的利用率。实验基于Nvidia RTX 2080Ti GPU平台实现了高码率情况下的最小和近似译码算法的并行译码,通过分析GPU上的最优线程设置,将码率为5/6的(2 080,1 760) LDPC算法的译码吞吐率提升至1.38 Gbit/s,译码吞吐率性能优于现有其他基于GPU的LDPC译码器。     

LDPC带选主元三角分解编码性能

分析LDPC码的特点和优势。阐述LDPC码的编码原理和基于生成矩阵、基于三角分解两种主要编码方法。指出三角分解编码方法受到矩阵分解限制:矩阵要求满秩,矩阵所有的顺序主子式非零。分析带选主元三角分解法的编码方法。使用C语言编译环境和X86计算机,对LDPC基于生成矩阵的编码系统和带选主元三角分解法的编码系统进行计算,得到P4(R)3.2 GHz、内存512 M硬件环境下的编码效率。     

LDPC编码跳频通信系统中的迭代抗干扰抑制算法研究

文中讨论 LDPC 码在抗干扰跳频通信中的应用问题。在接收机几乎没有任何信道先验知识(包括信噪比/信干扰比,部分频带干扰信息等)的假设下,推导了一种新的鲁棒检测算法。该鲁棒检测算法与最小和迭代解码算法结合可成功用于 LDPC 码的有效接收,性能逼近理想不可实现条件下的最佳检测算法。     

基于条件矩阵的LDPC码构造及其在MBC系统中的应用

根据流星余迹信道的特点,在分析LDPC编译码算法的基础上,提出在流星余迹通信(MBC)中使用基于条件矩阵的LDPC编码,使其适应流星信道特点,提高系统性能。仿真结果表明,这种LDPC编码较RS码和Mackay随机构造的LDPC编码有更优的性能。     

基于变量节点串行消息传递的LDPC码译码研究

针对标准LDPC码译码中洪水消息传递机制的不足,提出以串行机制进行消息传递,按照变量节点的顺序进行消息处理和传递,对每个变量节点同时接收校验消息和发送变量消息。该方法使更新的消息能够很快进入当前迭代计算,改善了LDPC迭代译码的收敛性能。通过对几种常用译码算法的仿真比较,验证了在复杂度不增加的情况下,该方法性能优于其它几种最大后验概率准则的译码方法,且算法收敛快,是一种能较好兼顾性能与实现复杂度的译码方法。     

阻塞式干扰环境下LDPC编码跳频通信优化方案

为进一步提升阻塞式干扰环境下跳频通信系统的抗干扰能力,在信道估计良好的情况下,利用混合信道下优化的低密度奇偶校验码(LDPC)度序列对跳频通信系统进行了改进。仿真验证2048码长、0.5码率在40%删除概率度优化序列下的性能较高斯信道下优化度序列性能在10-5误码率下提升0.62 dB。并针对实际作战使用问题提出了一种低复杂度的折中的使用方案。     

基于准循环双对角阵的LDPC码编码算法

针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。     

基于准循环双对角阵的LDPC码编码算法研究*

针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法：矩阵分解编码算法和分项累加递归编码算法,指出了两种算法从实现角度是等效的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器硬件开销较少,信息比特吞吐率最高能达到13Gbps。     

基于MSA的高阶调制信号比特度量算法的研究

最小和算法(MSA)折中了译码性能和运算复杂度两个方面,是低密度奇偶校验码(LDPC码)硬件实现最常用的译码算法。比特后验概率对数似然比(LLR)是LDPC码MSA译码的关键参数,现有的高阶调制信号比特后验概率LLR计算方法及简化算法都需要估计噪声方差,估计值影响译码性能。论文从分析M阶无记忆二维调制信号比特后验概率LLR通用的计算方法入手,研究了适用于MSA译码的高阶调制信号比特后验概率LLR简化算法,该算法无需估计噪声方差,进一步降低了运算量和实现复杂度。     

AWGN信道下线性分组码的差错概率下界分析

提出了一种线性分组码的最大似然译码(ML-decoding)差错概率下界的计算方法。差错概率的下界优化实质上是对联合事件概率下界的优化,算法结合改进的Dawson-Sankoff界的优化准则,提出了AWGN信道下线性分组码差错冗余事件的判决准则,得到了误码率下界的计算表达式。该表达式只依赖码字的Hamming重量分布与信噪比,较之类deCaens界与类KAT界,本算法得到的下界更紧,计算量更低。针对LDPC等线性分组码的数值结果证明了算法的优越性能。     

BSC信道下线性分组码的差错概率下界分析

针对BSC信道,提出了一种线性分组码的最大似然译码差错概率下界的计算方法.根据最大似然译码算法原理,首先将译码差错概率转化为差错事件的联合概率,基于改进的Dawson-Sankoff界的优化准则,推导出BSC信道下线性分组码差错冗余事件的判决准则,最后得到差错概率下界的计算表达式.该下界只依赖于码字的Hamming重量...