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为降低LDPC码错误平层,提出一种基于环分类搜索的数列分割移位LDPC码构造算法。该算法具有码长、码率和列重的任意可设性,同时该类码的Tanner图围长至少为8。循环移位因子可以通过简单的代数表达式描述,从而降低内存需求。仿真结果表明,当误码率达到10-5时,数列分割移位LDPC(496,248)码相对于PEG-LDPC码获得了约1.9dB的性能提升;且随着信噪比的升高,两条译码性能曲线之间的差距将更为增大。此外,列重为3的数列分割移位LDPC码(6144,5376)在信噪比4.6dB以后并未出现明显的错误平层。该构造算法与PS-LDPC码相比在误码率达到10-8时大约获得0.25dB增益,特别在错误平层区域其译码性能优于围长为4和6的PEG构造算法,其构造复杂度和耗时也相较于PS-LDPC码和PEG-LDPC码构造算法展现出一定优势。通过基于Tanner图的诱捕集分析方法,统计(496,248)APPS-LDPC码中由8环组成的部分小型诱捕集并不存在,从而证明了其错误平层降低的原因。 相似文献
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为降低LDPC(低密度奇偶校验码)码错误平层,提出一种基于环分类搜索的APPS-LDPC(数列分割移位的LDPC)码构造算法。该算法具有码长、码率和列重的任意可设性,同时该类码的Tanner图围长至少为8。循环移位因子可以通过简单的代数表达式描述,从而降低内存需求。仿真结果表明,当误码率达到10-5时,APPS-LDPC码(496,248)相对于PEG-LDPC(渐进边增长LDPC)码获得了约1.9 d B的性能提升;随着信噪比的升高,两条译码性能曲线之间的差距将更大。此外,列重为3的APPS-LDPC码(6144,5376)在信噪比4.6 d B以后并未出现明显的错误平层。该构造算法与PS-LDPC码相比,在误码率达到10-8时大约获得0.25 d B增益;与围长为4和6的PEG构造算法相比,在错误平层区域其译码性能极优;同时相较于此两者,其构造复杂度和耗时也展现出一定优势。通过基于Tanner图的诱捕集分析方法,统计APPS-LDPC码(496,248)中由8环组成的部分小型诱捕集并不存在,从而证明了其错误平层降低的原因。 相似文献
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分析LDPC码的特点和优势。阐述LDPC码的编码原理和基于生成矩阵、基于三角分解两种主要编码方法。指出三角分解编码方法受到矩阵分解限制:矩阵要求满秩,矩阵所有的顺序主子式非零。分析带选主元三角分解法的编码方法。使用C语言编译环境和X86计算机,对LDPC基于生成矩阵的编码系统和带选主元三角分解法的编码系统进行计算,得到P4(R)3.2 GHz、内存512 M硬件环境下的编码效率。 相似文献
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针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,指出了两种算法从实现角度是等效的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器硬件开销较少,信息比特吞吐率最高能达到13Gbps。 相似文献
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特高频(UHF)频段由于其良好的通信性能,正愈发广泛地应用于军事卫星通信,尤其是卫星移动通信,然而由于该频段信道所受干扰和固有衰落的限制,UHF在卫星通信中的应用并非一帆风顺。如何提高系统通信容量及在干扰环境下的信道可用率是目前UHF频段军事卫星通信发展所面临的主要挑战。文章在分析UHF频段卫星通信特点的基础上,简要介绍了具有良好性能的低密度校验码(LDPC)码和连续相位调制(CPM)方式,并结合UHF频段的卫星信道特点,提出了一种新的发展对策——LDPC+CPM+FH的串行级联通信方案,最后对方案进行了建模和计算机仿真。 相似文献
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考虑到卫星导航系统传输距离远、落地信号功率低,导航接收机在复杂遮挡环境下可能受到干扰不能正常解调电文,导航电文设计中一般采用纠错编码获取编码增益来提升恶劣环境下的解调性能。随着技术水平的提高,各大系统在现代化升级过程中越来越多地采用性能更优的纠错编码,北斗全球系统现代化信号导航电文将采用多进制LDPC编码。在研究多进制LDPC编译码原理基础上,首次对北斗采用的64进制LDPC进行了软件仿真和硬件实现,对北斗卫星导航系统多进制LDPC编译码性能和实现复杂度进行了仿真分析和试验平台测试,结果表明,多进制LDPC编码方案具有较高的编码增益,相对二进制LDPC有0.4~0.8 dB的优势,对于恶劣环境下的解调性能具有较大改善,该研究可为北斗现代化信号接收终端研发提供参考。 相似文献
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针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。 相似文献
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针对标准LDPC码译码中洪水消息传递机制的不足,提出以串行机制进行消息传递,按照变量节点的顺序进行消息处理和传递,对每个变量节点同时接收校验消息和发送变量消息。该方法使更新的消息能够很快进入当前迭代计算,改善了LDPC迭代译码的收敛性能。通过对几种常用译码算法的仿真比较,验证了在复杂度不增加的情况下,该方法性能优于其它几种最大后验概率准则的译码方法,且算法收敛快,是一种能较好兼顾性能与实现复杂度的译码方法。 相似文献
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提出了一种线性分组码的最大似然译码(ML-decoding)差错概率下界的计算方法。差错概率的下界优化实质上是对联合事件概率下界的优化,算法结合改进的Dawson-Sankoff界的优化准则,提出了AWGN信道下线性分组码差错冗余事件的判决准则,得到了误码率下界的计算表达式。该表达式只依赖码字的Hamming重量分布与信噪比,较之类deCaens界与类KAT界,本算法得到的下界更紧,计算量更低。针对LDPC等线性分组码的数值结果证明了算法的优越性能。 相似文献
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提出了一种基于图形处理单元(graphic processing unit, GPU)的5G软件无线电准循环低密度奇偶校验(low density parity check, LDPC)码译码器,为了节省片上和片下带宽,采用码字缩短和打孔技术、两级量化和数据打包方案,以提升数据带宽的利用率。实验基于Nvidia RTX 2080Ti GPU平台实现了高码率情况下的最小和近似译码算法的并行译码,通过分析GPU上的最优线程设置,将码率为5/6的(2 080,1 760) LDPC算法的译码吞吐率提升至1.38 Gbit/s,译码吞吐率性能优于现有其他基于GPU的LDPC译码器。 相似文献
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摘要:针对现有的测试响应压缩方法在未知位处理能力、混淆能力、诊断能力和压缩能力方面只侧重于单一能力的问题,首次将LDPC编码技术应用于测试响应压缩中,提出一种基于规则LDPC码校验矩阵的测试响应压缩方法.通过对上述4种能力进行仿真分析得出,该方法与现有测试响应压缩方法相比整体性能有明显的提升. 相似文献