内存泄漏的一种静态分析方法

内存泄漏是C程序中常见的错误.从面向具体错误类型的测试思想出发,结合静态测试的特点,给出了一种静态查找此类错误的方法.此方法已经实现,并将应用于实际的测试过程.     

基于改进型小波阈值的磁记忆信号去噪研究

磁记忆检测信号易被外界噪声污染,使缺陷信号的可检测性受到极大影响。为消除噪声信号的不利影响,通过优化传统算法进行了磁记忆信号的消噪。硬阈值去噪得到的估计小波系数值连续性差,并会引起重构信号的振荡;而软阈值去噪会与原来的小波系数存在恒定偏差。在软、硬阈值函数的基础上,提出了一种改进型阈值函数,该阈值函数在一定程度上克服了传统方法的不足之处。仿真试验结果表明了改进型阈值函数对去除磁记忆信号噪声的适用性。     

基于程序特征分析的流处理器VLIW压缩技术与解压实现

代码体积和代码稀疏是VLIW处理器一直存在的问题.通过对一系列典型应用在流处理器上的程序特征进行分析,提出了一种新的VLIW分域压缩技术,剔除各个子域中的空操作,并设计了分布式指令存储器对压缩后的代码进行解压缩执行.实验证明,该技术能够减少MASA流处理器中近39％的片外指令访存,降低约65％的片上指令存储器空间需求;同时使得指令存储器面积和系统面积分别减少了约37％和8.9％.     

多核处理器验证中存储数据错误快速定位机制

提出并实现的一种数据错误快速定位机制(Fast Fault Location Mechanism,FFLM)面向多核处理器存储系统的功能验证,FFLM基于硬件仿真器构建多端口存储器黄金模型,通过在仿真过程中实时监控存储系统与处理器核之间的访存报文,在线比较被测系统访问真实存储器的数据与黄金模型中的对应数据是否一致,在错误数据从存储系统送入处理器核的时刻就能够发现数据错误。与传统方法相比,FFLM具有仿真速度快、硬件资源代价低以及定位错误时间短的优点。对自主设计的CMP-16多核处理器进行仿真时的统计数据表明:使用FFLM后定位数据错误的速度能够比未使用FFLM时平均提高6.5倍。     

存储体编译和布局协同的片上缓存设计方法

为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷举组合进行存储体编译,根据时序余量选择最优的静态随机存取存储器存储体编译配置。将该方法与现有的物理设计步骤集成为一个完整的设计流程。实验结果表明,该方法能够降低约9.9%的功耗,同时缩短7.5%的关键路径延时。     

复杂波形反数字储频干扰思考

阐述了数字射频存储器的基本结构,以及干扰的优点和局限性,从设计复杂波形进行反数字储频干扰研究,对阶段相位扰动LFM信号、串并联信号、脉内非线性调频脉间相位编码信号进行了分析。这3种复杂信号能够造成干扰信号和雷达信号失配,弱化干扰和回波的相干度,能够区分出干扰信号和回波信号,达到反干扰的效果,为反数字储频干扰的研究提供理论依据。     

实时应用中的内存锁定技术研究

内存锁定是一种保证某进程驻留在内存而不需换页的方法。在实时环境中 ,系统应保证将某进程锁定在内存中 ,以减少数据访问、指令读取、进程间缓冲区切换等等引起的延迟。将一个进程的地址空间锁定在内存中 ,就为应用的响应时间满足实时需要提供了保障。一般来说 ,对时间要求苛刻的进程应锁定在内存中。本文主要以实时环境为背景 ,阐述了内存锁定和解锁函数以及在多进程下内存锁定技术的应用。     

基于反射内存网的复合导引头联合仿真试验设计

联合仿真试验同时具备实装试验、数学仿真试验和半实物仿真试验的优点,可构建全面逼真的试验环境,其中实时算法和通信技术是关键技术。基于反射内存网技术,进行了复合导引头联合仿真试验总体方案设计,对试验中的时间同步、数据同步等关键问题进行了研究,解决了联合仿真试验中各仿真系统协同及实时通信问题,对联合仿真试验的开展有一定的应用价值。     

多体存贮器有效频带分析

本文以排队论为工具建立了紧耦合多处理机系统存贮器的排队模型。通过对存贮体忙期的分析,得出了存贮器有效频带的解析表达式,研究了在保证存贮器有效频带最大的情况下,处理机的访存请求率λ、存贮体的服务率μ和存贮体数m 三者之间的关系。     

高等数学中典型错误剖析及对策

在教学中 ,教师若能预先估量学生的错误 ,有针对性的教学 ,就一定能取得满意的教学效果。本文对高等数学中学生所犯典型错误作归因化剖析并给出相应的对策