基于BIST的3D SRAM中TSV开路测试算法研究与实现

基于3D-IC技术实现的3D SRAM,其电路中使用了大量的TSV。目前TSV制造工艺尚未成熟,使得TSV容易出现开路或短路故障,从而给3D SRAM的测试带来新的挑战。现有的2D BIST测试方式能够探测到3D SRAM中存在的故障,但并不能判定是TSV故障还是存储器本身故障；TSV专用测试电路虽然能够探测出TSV的故障,但需要特定的测试电路来实现,这就增加了额外的面积开销,同时加大了电路设计复杂度。基于此,本文提出了一种使用测试算法来探测TSV开路故障的方法,在不使用TSV专用测试电路且不增加额外面积开销的情况下通过BIST电路解决3D SRAM中TSV的开路故障检测问题。结果显示该TSV测试算法功能正确,能够准确探测到TSV的开路故障,并快速定位TSV的开路位置。     

黑夜,响起了枪声——“南下支队长”、特大盗窃犯落网记

1991年3月3日的夜晚,一片静谧。山城镇民兵三连连长孟祥民及两名民兵联防队员隐蔽在镇东街附近,借着居民窗前几缕昏暗的灯光,注视着前方。忽然,一个人影一闪而过。此人正是在逃犯朱宏斌。孟祥民率领联防队员一个箭步     

65 nm工艺双层三维静态存储器的软错误分析与评估

新兴的三维静态存储器将代替二维静态存储器被广泛用于高性能微处理器中,但它依然会受到软错误的危害。为了能够快速、自动分析多层管芯堆叠结构的三维静态存储器软错误特性,搭建了三维静态存储器软错误分析平台。利用该平台对以字线划分设计的三维静态存储器和同等规模的二维静态存储器分别进行软错误分析,并对分析结果进行对比。研究结果表明二维和三维静态存储器的翻转截面几乎相同,但三维静态存储器单个字中发生的软错误要比二维静态存储器更严重,导致难以使用纠检错技术对其进行加固。静态模式下二维和三维静态存储器敏感节点均分布于存储阵列中,表明静态模式下逻辑电路不会引发软错误。     

一种新型SEU/SET加固鉴频鉴相器设计

分析验证了传统D触发器型PFD结构的SEE敏感性,提出了一种新型的SEU/SET加固鉴频鉴相器,SPICE模拟结果表明该结构功能正确,对于1GHz的时钟信号,鉴频鉴相的精度可达0.8rad.锁相环的整体模拟结果表明,抗辐照的PFD与传统的PFD相比,锁相环的电学性能没有改变,锁定时间保持一致.对传统D触发器型PFD和设计加固的PFD进行了遍历轰击模拟,结果显示,提出的抗辐照PFD加固效果非常明显,敏感节点的数目可以降低80%左右.     

3D SRAM中TSV开路测试算法研究与实现

基于三维集成电路技术实现的三维静态随机存储器,其电路中使用了大量的过硅通孔。目前过硅通孔制造工艺尚未成熟,使得过硅通孔容易出现开路或短路故障,从而给三维静态随机存储器的测试带来新的挑战。现有的过硅通孔专用测试方式虽然能够探测出过硅通孔的故障,但需要特定的测试电路来实现,这就增加了额外的面积开销,同时加大了电路设计的复杂度。因此,提出一种使用测试算法来探测过硅通孔开路故障的方法。在不增加额外面积开销的情况下,通过内建自测试电路解决三维静态随机存储器中过硅通孔的开路故障检测问题。结果显示,该过硅通孔测试算法功能正确,能够准确探测到过硅通孔的开路故障,并快速定位过硅通孔的开路位置。     

用于电压岛式功耗管理的无运放结构高精度电流采样电路

电压岛式的功耗管理在大规模SoC芯片中的应用越来越广泛,由于负载电流是反映功耗最直接的物理量,因此对负载电流的实时、精确采样是对功耗进行精确管理和控制的基础,而低压大电流又是当前大规模芯片的基本特征.在分析了几种常用的电流采样技术的基础之上,提出了一种基于电流镜采样的高精度的电流采样方案,适合于低电源电压供电,并且不需要使用运算放大器,结构简单.基于0.18μm CMOS工艺实现了该电流采样电路,各种条件下的版图模拟结果表明,对于60～1300mA的负载,该电路的采样精度最高可达99.1%,并且自身功耗不超过4mW.利用该电流采样电路,可以对负载电流进行实时有效的高精度侦测,用以作为功耗管理的依据.     

一款0.18μm CMOS辐射加固差分压控振荡器

基于对称负载压控振荡器(VCO)的单粒子瞬变(SET)失效机理,应用设计加固(RHBD)技术分别改进了偏置电路和环形振荡器,设计和实现了一款0.18μm CMOS辐射加固差分VCO.模拟结果表明:加固VCO的SET敏感性大幅降低,同时还降低了抖动对于电源噪声的敏感性.虽然电路结构变化会导致频率下降,但可以通过调整电路尺寸而解决.此外,加固VCO面积开销有所降低,优于其他加固方法.     

差分压控振荡器中单粒子瞬变的研究

压控振荡器(VCO)是锁相环(PLL)中对于单粒子瞬变(SET)最为敏感的部件之一.基于180nm体硅CMOS工艺设计了一款经典的对称负载结构差分VCO电路,并利用电流源表征单粒子效应中电荷沉积和收集的过程,模拟了VCO电路的SET响应.模拟和分析表明,SET响应不仅取决于入射能量、振荡频率,还受到轰击时刻的制约,不同轰击时刻产生的最大相位差可以相差300°以上.此外,偏置电路某些结点最为敏感,可以放大SET的影响,导致时钟失效长达7个周期.