AVS解码中插值算法的硬件实现

在AVS标准中的插值算法采用分像素提高视频解码的清晰度,也是解码端主要的访存和计算瓶颈.为了得到分像素位置的像素值,需要参考其周围相邻的像素值;针对亮度和色度插值设计了一种基于流水线的并行架构,计算出不同位置上的分像素值,提高了解码系统的运算速度,与其他设计完成的解码器模块配合,在FPGA上实现AVS高清实时解码.     

AWGN信道中Turbo码的性能和仿真

主要对Turbo码的解码算法进行了研究,分析了常用的MAP解码算法,对Turbo码在AWGN信道中应用不同的解码算法进行了仿真,针对不同解码算法和解码迭代次数等因素对Turbo码性能影响进行分析,结果表明Turbo码在AWGN信道中和低信噪比条件下具有优良的性能。     

嵌入式视频编码与无线传输系统研究

针对传统的视频编码与无线传输技术,分别依赖大量电子设备和昂贵无线电台问题,提出了一种基于嵌入式处理芯片FPGA和DM8148,以及无线接入器WG302的嵌入式视频编码与无线传输方案,再利用通用的Windows操作系统平台、液晶显示器和VLC媒体播放器完成视频解码和显示。试验结果表明彩色视频的显示质量和处理传输的实时性均较好,充分验证了该方案的可行性。     

基于FPGA的图像实时压缩系统设计

面对图像信息数据呈现几何级数增长,传统DSP压缩系统难以实时处理。设计了一种基于JPEG2000压缩编码的实时图像压缩系统。系统采用模块化设计,以FPGA为核心控制器,协调采集、缓存、处理和传输等模块工作的顺利进行。采集的图像数据经解码芯片转换,通过FPGA控制进入缓存模块,选用专用芯片ADV212对图像进行数据压缩,压缩比例达到24∶1。试验结果表明,该压缩系统在处理速度、图像压缩等性能上有显著提高,压缩后的图像极大地保留了图像的主观视觉效果,同时保证了系统实时处理的性能要求。     

基于准循环双对角阵的LDPC码编码算法

针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。     

Turbo乘积码在双多进制正交码扩频系统中的应用

本文就Turbo乘积码在双多进制正交码扩频系统中的应用,介绍了其解码的过程与方法。给出了两种较为实用的信道接收软值获得方法。计算机仿真表明通过采用本文所提出的信道接收软值获得方法,Turbo乘积码可以极大地提高系统的可靠性,弥补高效调制所带来的不足。     

基于Tornado码的复制算法

面向Internet的分布存储系统具有数据种类多、数据量大、分布广泛等特点,为了提高分布存储系统的数据访问效率,提出了一种基于Tornado码的复制算法。与传统的复制算法相比,基于Tornado码的复制算法能够提供更高的可用性、持久性和安全性,并且具有更低的存储开销和带宽开销。     

基于FPGA的雷达脉冲压缩处理器设计

FPGA和DSP技术在数字脉冲压缩系统中已得到广泛应用,但采用DSP芯片运算量大,设备复杂,成本高.提出了一种基于FPGA的适用于中小压缩比情况的数字脉冲压缩处理器的设计方案,能够实现M序列码和线性调频等多种信号的脉冲压缩,仿真结果表明,该处理器具有使用灵活、便于功能扩展和成本低的特点.     

野战有线远传接口测试信号源的设计与实现

针对野战有线远传通信接口的测试需求,设计了一种基于xDSL技术的接口测试信号源。以可编程数字器件(FPGA)为核心,配合通用模拟前端,构建可编程和可重配置的硬件接口电路。利用硬件描述语言,完成成帧解帧、加扰解扰、编码解码、滤波等功能,实现HDSL接口电路功能。实验结果表明,设计的HDSL接口功能实现正常,允许用户通过修改程序代码和系统输入来实现对接口的动态配置和维护更新,有效地解决了以集成芯片为基础的传统HDSL接口灵活性差和维护成本高的问题,并为其他信号接口系统的设计实现提供了有益的参考。     

基于准循环双对角阵的LDPC码编码算法研究*

针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法：矩阵分解编码算法和分项累加递归编码算法,指出了两种算法从实现角度是等效的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器硬件开销较少,信息比特吞吐率最高能达到13Gbps。     

一种通用可编程多通道采集方法的设计与实现

针对采样路数的不断增多和数据帧格式越来越复杂的问题,提出了一种基于FPGA的通用化通道切换方法。该方法以FPGA为控制核心,利用内部ROM资源,有效简化了采集系统通道切换的复杂度。论述了采集系统的设计思路,并对详细描述了采集系统的硬件电路设计和模拟开关地址编码设计。通过试验测试表明该采集电路满足设计要求,具有高采样精度和较高的应用价值。     

一种具有容错能力的增量式正交译码 算法和基于模型的FPGA实现

针对磁栅或光栅形式的正交编码器译码过程中出现漏计数或错计数等问题,提出了一种具有较强容错能力的新型正交译码机制,并根据基于模型的设计思想将此机制在FPGA中实现,创新式地组合应用几种开发软件,通过Simulink?/Stateflow?/Xilinx?Systerm Generator等工具生成HDL文件、二进制比特流文件,建立了一套基于模型设计的自动化开发流程,相较于传统RTL级开发方式,不需要对硬件描述语言的熟练掌握,避免了人工编辑代码等繁冗复杂的工作。某型永磁同步直线电机控制系统的FPGA板卡测试,验证了该方法的有效性和实用性。     

AES算法的一种具有成本效益的FPGA实现方法

为增强通信过程的保密性,对数据进行加密是最可靠和可行的处理办法。高级加密标准(AES)具有高效、灵活等优点。提出了一种基于FPGA的AES实现方式,在设计中通过采用等效解密过程、合并查找表、复用操作函数等方法,对其实现过程做了优化。在Quartus II下的试验结果表明这种实现方式减少了对存储单元和可编程逻辑单元的耗费。节约了FPGA器件的成本,实现了信息的安全传输。     

基于SOPC技术的无人机飞控系统硬件平台设计

提出了一种基于可编程片上系统(SOPC)技术的无人机飞行控制系统硬件解决方案.控制系统核心为单片FPGA芯片,处理单元采用了多个高性能32位嵌入式NiosⅡ处理器来并行处理数据.利用VerilogHDL硬件描述语言在FPGA芯片内部编写了包括图像预处理、姿态预处理、逻辑控制系统等设备.和传统的无人机控制系统相比,得益于采用SOPC技术带来的高度集成性,控制系统保证了在具有很强的数据处理能力的同时拥有较小的体积和较低的功耗.     

基于FPGA的高速图像处理系统设计

针对坦克图像处理中存在的系统集成度不高、处理速度较慢等问题,设计了一种基于FPGA的高速图像处理系统。该系统通过在FPGA上配置Nios Ⅱ软核处理器以及图像采集、处理和显示等功能模块来实现其主要硬件电路,并结合系统的软件设计实现了多路图像信号的采集以及图像的放大/缩小、裁剪和叠加显示等功能。由于采用了可编程芯片和并行处理技术,该系统具有集成度高、维修性好、图像处理速度快和实时性强等优点。     

基于DSP和FPGA的实时图像瞄准具的设计

提出了一种基于DSP和FPGA的实时图像瞄准具的设计方案。其核心部分实时图像处理系统的设计采用了DSP＋FPGA的混合结构,即DSP作为视频图像处理核心芯片,完成复杂的图像处理算法,而采用FPGA实现视频图像的实时采集与显示,以及系统所有时序和逻辑控制。充分利用DSP高速的图像处理能力,以及FPGA灵活的系统编程能力,大大减轻了DSP的负担,使得DSP能够专心于图像处理,极大地提高了系统的实时性、可靠性与灵活性。     

基于FPGA的BOC调制信号捕获处理器设计

通过对BOC调制信号的相关特性进行分析,结合带通欠采样技术,提出了一种BOC调制信号的直接捕获方法,并进行基于FPGA的BOC调制信号捕获处理器的设计与实现.仿真结果表明,基于FPGA的BOC调制信号捕获处理器实现了对BOC信号的正确捕获,为BOC信号接收机的研制提供了技术基础.     

二次雷达双门限检测接收机的研究及FPGA实现

针对基于软件无线电平台的二次雷达接收机开发,提出了一种双门限检测结构和多级对数放大的接收机设计方案。该方案基于FPGA+AD9361的硬件开发平台,使用Verilog HDL语言在Altera FPGA上完成AD9361的控制以及相关信号处理模块的开发。通过矢量信号源产生不同功率的信号对接收机进行测试,测试结果验证了方案的可行性及正确性。与传统的接收机相比,该系统能够有效剔除干扰信号,具有较大的信号接收动态范围,可以满足二次雷达接收机的要求。     

无人机侦察信息解码系统的设计

针对新一代中小型多装载无人机多种多路复合侦察信息解码处理的新要求,提出了一种应用在地面控制站的侦察信息解码系统的硬件设计方案。该方案可以同时对机载雷达、光电、多光谱和数码相机产生的海量多路实时视频和图片进行同时解码处理,并具有一定的差错控制能力。该硬件方案有效节省了地面控制站计算资源,通过与软件方案互为备份的方式提高了地面控制站功能的冗余度和可靠性。     

高速多通道数据采集传输系统的设计

设计了一种基于FPGA与DSP的高速多通道实时数据采集传输系统。该系统通过FPGA实现对时钟、ADC、DSP等芯片的功能配置,采集数据由FPGA预处理后通过EMIF接口传送至DSP,并完成后续的复杂信号处理。该系统最高数据采集速率可达500 MSPS,FPGA与DSP之间可实现高速率的数据传输。实际测试结果表明,该系统实现了多通道数据的实时同步采集、传输与处理,数据采集达到较高性能,能够满足当前复杂电磁环境下精确制导雷达数据处理分析的需求。