向量巨型机高效程序设计技术

本文着重研究适应向量巨型机体系结构的高效程序设计技术。围绕减少指令流水线阻塞,提高多功能部件并行度,数据调度与局部化技术三个方面进行了深入的讨论,给出了一系列设计高效程序的方法和技巧。     

割线法—一种求函数近似值的快速硬件算法

本文研究了计算机硬件求函数近似值的一种快速算法——割法,并在实际应用中对其进行了改进。     

片上网络中一种单周期2GHz无缓冲路由器

近年来,无缓冲路由器由于不需要缓冲器而成为片上网络低开销的解决方案。为了提高无缓冲路由器的性能,提出一种单周期高性能无缓冲片上网络路由器。该路由器使用一个简单的置换网络替换串行化的交换分配器与交叉开关以实现高性能。虚通道路由器与基准无缓冲路由器相比,该路由器在TSMC65nm工艺下可以以较小的面积开销达到2GHz的时钟频率。在合成通信负载与真实应用负载下的模拟结果表明,该路由器的包平均延迟远小于虚通道路由器和其他无缓冲路由器。     

一种改进的旋转CRC数据校验设计方法

旋转CRC同时使用两个生成多项式产生校验数据。之前的方法校验能力弱,报文丢失后的检错失效率很高。提出了一种新的旋转CRC设计方法,通过比较,选取合适的更高次的生成多项式组合,并且修改了检验生成与检测机制,形成MR-CRC。FPGA实现结果表明,这种方法能够在较低逻辑复杂度的基础上提高校验能力,从而改善数据通信的可靠性,而且对系统性能影响甚小。通过比较16位MR-CRC与32位传统CRC的实现数据发现,前者在所用资源减少10%的情况下,频率提高了25%。     

Merkle-Damgård Hash结构并行扩展算法

利用松弛密码架构将Merkle-Damgrd结构的Hash算法扩展为并行结构的算法,可以利用多核处理器提高杂凑效率。给出的证明过程表明松弛密码架构在处理不同长度的消息时不具备抗碰撞特性。提出的新并行扩展算法基于松弛密码架构设计,该算法弥补了其安全缺陷,并给出了新并行Hash结构的安全性分析。分析结果表明新结构抗碰撞特性不低于Merkle-Damgrd结构的Hash算法。实验结果表明,新并行Hash结构处理长消息时有较高的处理性能。     

大型向量寄存器的设计思想及其实现

本文提出了一种设计大型向量寄存器为三维动态结构的设计思想,描述了其工作原理,并给出了用这种思想设计和扩充CRAY-1类巨型机向量寄存器的两个实例。     

k-ary n-cube中的移动气泡流控策略

在k-ary n-cube网络中,气泡流控是一种有效、实用的死锁避免技术,它不必依赖虚通道就能避免环网中出现的死锁问题。如果流控策略能感知到维度内缓冲区的总体使用情况,就能够更加高效地进行调度,从而提高网络性能。为了避免关键气泡机制引起的阻塞,提出了伪报文协议;结合伪报文协议,设计了移动气泡流控策略,它有效实现了维度内的全局资源感知能力。与局部气泡流控相比,路由器每条输入通道仅设置一个报文缓冲区就可以避免环网中的死锁,即最小资源需求减少了一半。网络模拟结果表明,该机制不会出现永久阻塞;在distribute、hotregion和uniform传输模式中,该机制可以有效提高网络吞吐率20%以上,并且在网络饱和后吞吐率依然维持稳定。     

65 nm工艺双层三维静态存储器的软错误分析与评估

新兴的三维静态存储器将代替二维静态存储器被广泛用于高性能微处理器中,但它依然会受到软错误的危害。为了能够快速、自动分析多层管芯堆叠结构的三维静态存储器软错误特性,搭建了三维静态存储器软错误分析平台。利用该平台对以字线划分设计的三维静态存储器和同等规模的二维静态存储器分别进行软错误分析,并对分析结果进行对比。研究结果表明二维和三维静态存储器的翻转截面几乎相同,但三维静态存储器单个字中发生的软错误要比二维静态存储器更严重,导致难以使用纠检错技术对其进行加固。静态模式下二维和三维静态存储器敏感节点均分布于存储阵列中,表明静态模式下逻辑电路不会引发软错误。     

基于LBDL逻辑的抗DPA攻击电路设计方法

动态差分逻辑是一种典型的电路级差分功耗攻击(DPA)防护技术.这种技术通过使逻辑门保持恒定的翻转率来降低电路功耗与数据信号之间的相关性.介绍了一种新型的、基于查找表(Look-Up-Table,LUT)结构的动态差分逻辑(LBDL),以及基于这种逻辑的集成电路设计方法.该设计方法仅需在传统的半定制设计流程中添加少量的替换操作就可以实现 ,因而比其他完全需要全定制设计的动态差分逻辑具有更好的实用性.而相对同样适用于半定制实现的动态差分逻辑 WDDL(Wave Dynamic Differential Logic),LBDL逻辑解决了逻辑门翻转时刻与数据信号之间的相关性,从而比WDDL逻辑具有更好的功耗恒定性.实验结果表明,该设计方法能够有效实现具有抗DPA攻击性能的电路.     

低开销的软错误免疫寄存器设计

随着工艺尺寸的逐渐缩小,集成电路中由放射性粒子引起的软错误不断增加,在设计时必须考虑由软错误引起的可靠性问题.使用软错误免疫寄存器对电路敏感部分选择性加固是降低逻辑电路软错误率简单有效的方法.总结了常用的软错误免疫寄存器结构,并使用可靠性分析方法对8种寄存器进行量化研究和比较,得出双模时空冗余寄存器具有更高的可靠度;针对现有可靠寄存器开销较大的缺点,设计了一种基于时钟延时的动态主级时空双模冗余寄存器--DMTS-DR,不仅能很好地免疫自身的SEU,还能对前级组合逻辑的SET进行有效屏蔽.与其它可靠寄存器相比,DMTS-DR的面积和延时开销都有大幅降低,在可靠性、面积和速度间实现了较好的折中.