基于FPGA的可变速率PSK数字解调器实现

针对QPSK变速率调制数字系统,提出了一种新的基于现场可编程门阵列(FPGA)实现方法,该系统可以支持4.88 Kb/s到2 Mb/s和更高的连续比特速率。设计采用混合乘法器、数控振荡器(NCO)和积分-梳状滤波器(CIC),并给出了系统中载波和信号恢复电路的设计结构,且可以移植到任何FPGA器件。提出的设计在Xilinx Virtex-5 FPGA平台进行了硬件测试。硬件实现结果显示,采用本方法实现的解调器,表现出优越的使用效率。     

新型多相结构MWC宽带数字接收机设计

提出一种基于多相调制宽带转换器结构的新型压缩采样数字接收机,可对宽带中频信号进行截获。新型接收机结构包括:串并转换、并行相乘、多相滤波三个模块。在用相同乘法器资源的条件下,新型接收机结构的整体数据速率远低于现有的调制宽带转换器结构,并且通过仿真验证了其正确性。该新型结构为调制宽带转换器离散压缩采样数字接收机在现场可编程门阵列上的物理实现奠定了基础,使整个接收机结构更具有实际工程应用价值。     

变速率基带脉冲成形滤波技术

无线信道带宽资源有限,为了抑制码间干扰并提高频带利用率,必须对基带脉冲信号进行成形滤波。针对常规的查表法和可变插值滤波器法存在硬件资源消耗大和无法适应数据速率连续变化的问题,给出了一种改进方法;首先对待成形滤波的数据进行变速率降采样处理,经过FIR成形滤波器,最后通过变速率线性内插完成上采样处理。理论推导和仿真均验证了方法的有效性。该方法易于FPGA实现,相对常规方法降低了实现复杂度和硬件资源,通过实测验证了方法可行性,并成功应用于某空间型号。     

差分PSK安控指令解调系统的设计与实现

针对导弹安全遥控指令系统,提出采用差分PSK的解调体制.基于高速数字处理系统,运用正交相干采样消除副载波信号转变成基带数字信号的设计思想,从全数字化和易于软件实现的角度进行遥控指令解调系统的设计,实现在硬件设备不作任何改动的情况下,通过更换不同的软件完成多种体制全数字安控指令的调制与解调.给出了实现的方法和步骤,通过实验证明了设计的合理性.     

基于退化速率跟踪粒子滤波的剩余使用寿命预测框架

毋庸置疑,剩余使用寿命预测对于设备的健康管理越来越重要。近年来粒子滤波方法被越来越多地应用到设备寿命预测技术当中,这是因为粒子滤波方法能更好的解决非线性非高斯系统滤波问题,而且能够获得不确定度信息。但该方法的预测性能却过度依赖于预测模型,并且对于模型参数的初始分布也比较敏感,这在一定程度上限制了粒子滤波预测方法的进一步发展。本文针对基本粒子滤波预测方法的不足,提出了一种基于退化速率跟踪粒子滤波的通用预测框架,以历史观测数据的退化速率统计规律作为指导来跟踪目标数据的退化速率,实现对粒子滤波预测方法的简化。并将该方法用于轴承和锂离子电池的剩余使用寿命预测,验证了方法的有效性。     

退化速率跟踪粒子滤波在剩余使用寿命预测中的应用

毋庸置疑,剩余使用寿命预测对于设备的健康管理越来越重要。近年来粒子滤波方法被越来越多地应用到设备寿命预测技术当中,这是因为粒子滤波方法能更好地解决非线性非高斯系统滤波问题,而且能够获得不确定度信息。但该方法的预测性能却过度依赖于预测模型,并且对于模型参数的初始分布也比较敏感,这在一定程度上限制了粒子滤波预测方法的进一步发展。针对基本粒子滤波预测方法的不足,提出了一种基于退化速率跟踪粒子滤波的通用预测框架,以历史观测数据的退化速率统计规律作为指导来跟踪目标数据的退化速率,实现对粒子滤波预测方法的简化,并将该方法用于轴承和锂离子电池的剩余使用寿命预测,验证了方法的有效性。     

移频调制的非均匀重复转发干扰样式

针对常规间歇采样转发干扰存在的问题,提出了一种移频调制非均匀重复转发的干扰样式,该样式通过对采样信号施以多普勒频移调制和非均匀转发,可在不改变干扰系统瞬时发射功率的前提下,同时兼有群体压制干扰和欺骗干扰的双重效果。能够有效的降低硬件设计的复杂程度,具有工程实现的可行性。仿真实验表明:干扰效果取决于采样脉宽、转发脉宽、采样周期以及移频函数的选取,实际运用时需根据具体作战对象的类型和工程实现的难度进行综合考虑。     

一种改进的数字信道化DRFM系统设计研究

根据当前电子对抗(ECM)系统所处战场电磁环境的特点,提出一种将数字信道化技术与调制滤波器组技术相结合的DRFM系统设计方法。该方法针对数字信道化DRFM常用设计方法存在的不足,对数字信道化接收机和发射机结构进行了改进,构造出一种无"盲区"的信道划分形式,并将调制滤波器组技术引入到系统设计中。改进的DRFM系统具有大带宽、全概率接收和处理同时到达信号的能力,便于硬件实现的优点。仿真实验结果和理论分析相一致,验证了设计的正确性,为普适性DRFM系统设计提供了新的思路。     

一种非均匀采样的宽带雷达数字正交解调方法

数字正交解调是宽带雷达数字接收机的重要组成部分,灵活性和实时性是数字正交解调设计的关键问题。从二阶采样和多相滤波的原理出发,提出了基于非均匀采样的数字正交解调方法,给出了算法的实现结构,并通过仿真验证了算法的正确性。通过与低通滤波法、多相滤波法比较结果表明,基于非均匀采样的数字正交解调方法具有优化的实现结构和更好的实时性,可以用于宽带雷达数字接收机的设计。     

基于LabVIEW的电机数据采集系统

介绍了基于LabVIEW的电机数据采集系统的硬件组成和软件设计,提出了在LabVIEW下高速连续采集及存盘技术的实现方法,以及自动搜索基波频率的谐波分析方法,还分析了循环采样方式造成的各采样通道之间的相对相位误差产生的原因,提出采用分组采样方式减小这种误差,并给出了部分程序.最后给出了部分试验结果,证明所提方法的正确性.     

一种基于SCA的FPGA硬件抽象层设计方法

针对软件无线电关于波形软件的可移植性要求,借鉴软件通信体系硬件抽象层连接规范,采用开放式体系结构和模块化设计思想,研究了一种针对FPGA的硬件抽象层设计与实现方法.通过引入source和sink接口抽象底层的硬件连接,使FPGA的波形设计与具体硬件平台分离,实现硬件系统中波形软件的动态配置.在实际信号处理系统中的应用表明,使用该方法设计的软件具有很好的可移植性、可重用性和可互操作性,可减少重复开发,能有效缩短系统开发周期,提高系统开发效率.     

基于XilinxFPGA的数字下变频的实现

为解决专用数字下变频芯片价格昂贵、灵活性不强的问题,研究了如何基于FPGA实现数字下变频的功能。本设计结合硬件资源从数字下变频的系统各模块的主要功能,以及从彼此间的性能制约上考虑,先通过MATLAB仿真选择合适的参数,然后在Xilinx公司ISES．2开发环境下,使用Verifog语言编程实现。最后对基于FPGA实现的数字下变频系统调用Modelsim进行仿真测试,验证了设计的正确性。     

基于FPGA的IP分片重组的实现

针对计算机网络中常出现的IP分片问题,依据RFC791中描述的IP协议分片重组的基本原理,在＂快速判断分片属于哪个数据报＂和＂快速判断分片重组过程是否完成＂两方面提出了改进措施,并在FPGA平台上设计实现了IP分片重组硬件系统。该系统以包预处理器、资源管理器和DDR出入端口为核心单元,充分利用了FPGA的高速逻辑运算能力,实现了高速网络数据流中IP分片的重组,吞吐率最高可达1.2 Gbit/s。     

基于SOPC的陀螺星敏感器姿态确定系统

为了提高姿态确定算法的计算速度,通过对陀螺星敏感器姿态确定算法的详细分析,设计出了基于SOPC(System On a Programmable Chip)系统的卡尔曼滤波处理器.在该处理器中,对算法进行了软硬件代码划分.软件部分采用Nios II IDE编程环境进行编写和编译,硬件部分采用硬件描述语言进行构造.通过S...     

基于双FPGA+DSP全姿态指示仪系统设计

针对全姿态指示仪对画面显示和信号处理的要求,系统采用双FPGA+DSP的硬件体系结构,把整个任务分成信号采集与预处理模块、图形与字符轮廓生成模块和显示模块.介绍了系统的原理框图、FPGA2的实现结构以及改进的边标志填充算法.本系统解决方案满足了画面逼真显示和信号实时处理的要求,并且具有很好的可靠性和重构性.     

基于DSP+FPGA的飞控系统硬件平台设计

针对某浮空器飞控系统多接口通信、低功耗、小体积、低成本的应用需求,设计了基于DSP+FPGA的飞控系统硬件平台。介绍了硬件平台总体结构设计;对飞控系统的接口资源模块及系统电源模块进行了设计;通过单板调试和搭建集成测试平台对硬件平台的硬件特性及接口功能进行了验证。验证结果表明:硬件平台具有高数据处理性能、良好接口协同工作能力、低功耗、开发成本低等特点,能够满足飞控系统的工作需求。此硬件平台可广泛应用于导航监测领域,为今后飞控系统的设计提供了广阔的思路。     

应用SoC实现装备维修改造的研究

片上系统(SoC)技术是近年来随着微电子技术发展出现的新技术,现已被广泛应用.利用SoC可以将原来由许多芯片完成的复杂功能,集中到一块芯片中完成,以获得更高的系统性能.以某火控系统中的模拟量输入通道为例,阐述了通过SoC技术,用基于FPGA/CPLD的方法对火控系统硬件电路进行维修改造,从而探讨了解决装备维修问题的一种方法.并讨论了改造过程中单稳态触发器96L02的替代问题,以及FPGA/CPLD与外围电路的驱动能力问题.     

基于准循环双对角阵的LDPC码编码算法

针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。     

基于FPGA的高速图像处理系统设计

针对坦克图像处理中存在的系统集成度不高、处理速度较慢等问题,设计了一种基于FPGA的高速图像处理系统。该系统通过在FPGA上配置Nios Ⅱ软核处理器以及图像采集、处理和显示等功能模块来实现其主要硬件电路,并结合系统的软件设计实现了多路图像信号的采集以及图像的放大/缩小、裁剪和叠加显示等功能。由于采用了可编程芯片和并行处理技术,该系统具有集成度高、维修性好、图像处理速度快和实时性强等优点。