忆阻器的发展现状与未来

忆阻器是近年来发现的一种新型无源电路元件,具有非易失记忆特性,且在开关性能和工艺尺寸等多方面具有优势,可能成为IT技术新的物理基础。本文概述了忆阻器的研究意义,详细介绍了忆阻器的定义与发展历程,着重从器件制备、表征测试、基于忆阻器的新型计算系统应用等三个方面综述总结了国内外发展现状,并对忆阻器未来发展所面临的挑战进行了展望。研究表明,忆阻器相关研究将为突破冯诺依曼计算机构的限制,研究下一代计算系统奠定扎实的器件与架构基础。     

面向大规模卷积计算的多忆阻器阵列互连结构设计

针对现有多忆阻器阵列集成架构中存在的数据加载、读出效率低以及阵列协同灵活性差等问题,提出一种高效率、高灵活度的阵列互连架构。该架构所采用的数据加载策略支持多种权重映射模式下的数据复用,减少了片外数据访存需求;所采用的计算结果读出网络支持多个处理单元灵活组合实现不同规模卷积运算,以及计算结果的快速累加读出,进而提升了芯片灵活性和整体算力。在NeuroSim仿真平台上运行VGG-8网络进行的仿真实验表明,与MAX²神经网络加速器相比,在仅增加6%面积开销的情况下,取得了146%的处理速度提升。     

校准方法和存内训练相结合的忆阻器神经形态计算方法

基于忆阻器的神经形态计算架构在图像分类、语音识别等领域取得了较好的效果,但当忆阻器阵列存在低良率问题时,其性能会出现明显下降。提出一种基于忆阻器神经形态计算的校准方法和原位训练相结合的算法,利用校准方法提高乘累加计算的准确率,并利用原位训练方法降低训练误差。为了验证所提方法的性能,采用多层感知器架构进行仿真。从仿真结果来看,神经网络的精度有明显的提高(近40%)。实验结果表明,与单纯的校准方法相比,采用所提方法训练的网络精度提高了约30%,与其他主流的方法相比,所提方法训练的网络精度提高了0.29%。     

基于忆阻器的存储与计算融合理论与实现

存储与计算融合是发展下一代高性能并行计算架构的颠覆性思路。基于忆阻器的非易失性逻辑运算是实现存储与计算融合的有效途径,近些年受到学术界和工业界的广泛关注。从通过忆阻器实现逻辑运算的非易失性、逻辑完备性和计算复杂度角度出发,综述了忆阻器存储与计算融合理论及实现技术的研究进展,重点介绍了基本布尔逻辑实现原理、复杂逻辑门构建技术以及存储与计算融合架构,并展望了亟待攻克的关键问题和未来发展方向。研究表明,我国应抓住忆阻器信息器件和计算架构难得的发展机遇,推动忆阻器存储与计算技术在军民领域的成熟与实用化。     

阻变存储器发展现状

在纳米电子器件时代,来自量子隧穿和电容耦合等问题的挑战,使得Flash半导体存储器的发展遇到瓶颈。阻变存储器是忆阻器在二值情况下的特殊应用,因其结构简单、高密度、高速、低功耗、与CMOS工艺兼容以及具备三维集成能力,成为最具发展潜力的下一代非易失存储技术之一。在国内外学者的共同努力下,阻变存储器的研究已经取得了诸多突破性的进展。本文主要综述阻变存储器的发展历程、材料体系和阻变机理,并总结展望了阻变存储器进一步发展的优势和面临的挑战。     

神经形态器件现状与未来

为解决现有冯·诺依曼计算机面临的低智能、高能耗、低容错等问题,"类脑计算"应运而生。"类脑计算"借鉴大脑的体系结构和信息处理方式,基于神经形态器件构建逻辑与存储相融合的计算硬件,旨在实现更为灵活和智能的信息处理与计算模式。在阐述"类脑计算"起源与发展现状的基础上,研究了人脑神经网络信息处理机制,重点介绍了神经形态器件的研发态势。神经形态器件作为类脑计算芯片和系统的基本组成单元,对于类脑智能的实现至关重要,因此研发能够高精度模拟生物突触、神经元信息处理功能的微纳器件是当前的研究热点。     

并行规约与扫描原语在ReRAM架构上的性能优化

规约与扫描是并行计算中的核心原语,其并行加速至关重要。然而,冯·诺依曼体系结构下无法避免的数据移动使其面临“存储墙”等性能与功耗瓶颈。近来,基于ReRAM等非易失存储器的存算一体架构支持的原位计算可一步实现矩阵-向量乘,已在机器学习与图计算等应用中展现了巨大的潜力。提出面向忆阻器存算一体架构的规约与扫描的并行加速方法,重点阐述基于矩阵-向量乘运算的计算流程和在忆阻器架构上的映射方法,实现软硬件协同设计,降低功耗并提高性能。相比于GPU,所提规约与扫描原语可实现高达两个数量级的加速,平均加速比也可达到两个数量级。分段规约与扫描最大可达到五个(平均四个)数量级的加速,并将功耗降低79%。     

一种新型高效程控斩波器的设计

提出利用当前国际先进专用开关稳压电源集成芯片,设计高效、低纹波的新型新波器的原理及电路实现,并在实验条件下证明了本设计的工程适用性。     

信号处理与深度学习硬件加速的一致性计算结构

在计算需求层面对多种典型信号处理算法与深度学习算法进行了分析与模块化分解,提取了两类应用共有的且适合并行硬件加速的计算模块,提出了信号处理与深度学习的一致性计算模型,并基于一致性计算模型设计了控制与计算分离的层次化处理单元与阵列化计算结构。通过对不同应用计算过程的软件定义能够实现信号处理与深度学习的一致性硬件加速计算,基于Zynq计算平台从重构效率与计算性能两个方面对一致性计算模型与计算结构进行了验证,结果表明：基于一致性计算模型的软件定义可重构计算结构,具有较高的计算性能与重构效率。     

交替极化阵列滤波性能研究

针对极化敏感阵列在工程应用中所受到的诸多限制条件,本文提出了一种新型交替极化阵列结构,分析了其在滤波抗干扰中的理论极限性能,并与极化敏感阵列滤波性能进行对比研究。研究表明:相对而言,交替极化阵列在设备量减半、信号处理自由度减半的条件下,滤波抗干扰性能逼近极化敏感阵列,克服了极化敏感阵列系统复杂性带来的一系列问题,因此在阵列雷达领域具有广泛的应用前景。     

应用SoC实现装备维修改造的研究

片上系统(SoC)技术是近年来随着微电子技术发展出现的新技术,现已被广泛应用.利用SoC可以将原来由许多芯片完成的复杂功能,集中到一块芯片中完成,以获得更高的系统性能.以某火控系统中的模拟量输入通道为例,阐述了通过SoC技术,用基于FPGA/CPLD的方法对火控系统硬件电路进行维修改造,从而探讨了解决装备维修问题的一种方法.并讨论了改造过程中单稳态触发器96L02的替代问题,以及FPGA/CPLD与外围电路的驱动能力问题.     

一种相控阵雷达多通道同步方法

相控阵雷达采用多通道工作方式后增加了自由度并提升了系统性能.针对雷达遇到的同步问题,提出一种相控阵雷达多通道同步方法.该方法首先采用同步触发方式对单个时钟芯片进行同步,然后对多个时钟芯片的同步信号进行精确延时调整,最后采用一种自适应采样窗口中心调节方法实现多个高速模数转换器的同步.将其应用于实际雷达产品,实测结果表明,...     

基于CMOS的双目视觉定位系统的设计

介绍了一种基于CMOS视觉芯片的双目视觉相对定位信息提取系统。重点描述了该系统的硬件系统的组成:成像采集设备、控制器、存储器、专用DSP和外部接口电路,以及各部分的芯片选择和相应的接口设计,并提供了设计方案实例。系统具有体积小、重量轻、功耗小、集成度高、接口灵活、定位精度高等特点,可以方便地安装在各种设备,尤其是嵌入式系统上,因此可以广泛地应用到很多领域。     

基于并行流水的转发引擎设计与性能分析

光通信技术对核心路由器报文转发能力不断提出更高的要求。10Gbps光传输技术已经使现有的各种软硬件路由查找方法成为核心路由器转发能力的瓶颈,而更高性能的光传输技术则已经突破了存储器访问速度的极限,使得基于单片存储器的路由转发方法无法应付未来日益增长的需求。在硬件存储器价格非常低的前提下,提出一种使用多个存储器并行流水查找的硬件转发实现结构。通过使用Internet上真实报文数据进行的性能模拟可以看出,随着并行度的增加,整个转发结构可以获得近似于线性的性能加速比。     

基于FPGA的高速图像处理系统设计

针对坦克图像处理中存在的系统集成度不高、处理速度较慢等问题,设计了一种基于FPGA的高速图像处理系统。该系统通过在FPGA上配置Nios Ⅱ软核处理器以及图像采集、处理和显示等功能模块来实现其主要硬件电路,并结合系统的软件设计实现了多路图像信号的采集以及图像的放大/缩小、裁剪和叠加显示等功能。由于采用了可编程芯片和并行处理技术,该系统具有集成度高、维修性好、图像处理速度快和实时性强等优点。     

多核环境下负载均衡的并行离散事件全局调度机制

分析了多核环境下传统的离散事件时间弯曲并行系统的性能,针对其事件调度开销小和负载均衡能力强难以兼得的问题,提出了一种基于分布式队列的全局调度机制,设计了相应的数据结构和调度算法,大大减少了锁开销.通过大量实验对多核环境下几种典型离散事件系统并行策略的性能分析表明,本文提出的全局调度策略不仅事件调度开销小,而且回滚率大大降低,有效克服了传统策略回滚量较大或难以实现动态负载平衡的情况,并具备良好的可扩展性.     

基于FPGA的FC终端协议处理芯片的设计与实现

为满足新一代航空电子系统对光纤通道网络的实际应用,实现FC终端接口板的快速开发,在对光纤通道协议进行深入研究的基础上,提出了一种基于FPGA的FC协议处理芯片的设计方案。对协议处理芯片的功能结构进行研究分析,采用模块化设计思想,对FC帧收发模块、缓冲区流量控制模块、端口状态机以及FC收发通道模块进行详细设计。通过对协议处理芯片的功能测试表明芯片满足高速低功耗的设计要求,该芯片对航空电子系统中光纤通道网络的研究与应用具有一定的借鉴与促进作用。     

基于FPGA的某发控仪模拟器设计

针对某导弹发控仪模拟器集成度低,难以提高性能的问题,提出了基于FPGA的微型化设计方法,给出了具体的硬件电路和软件设计流程图,对典型电路进行了分析。仿真结果表明实现了原电路的功能,提高了集成度,实现了系统的功能优化。该设计为同类模拟器的研制提供了有效的方法和途径。     

低RCS EBG波导缝隙阵列天线

将Mushroom电磁带隙结构(Electromagnetic Band Gap,EBG)的表面波带隙和同相反射特性同时用于波导缝隙阵列天线的设计,利用EBG的带隙特性抑制天线阵中的表面波,以改善天线的辐射性能;利用EBG的同相反射特性实现天线雷达散射截面(Radar Cross Section,RCS)的减缩,天线综合性能得到较大提升。制作了EBG波导缝隙天线阵样品,并对天线阵的阵元互耦、辐射方向图及天线阵RCS等指标进行了测试,结果与理论预期相吻合,有效地降低了阵元间互耦及天线阵RCS。